分离栅式快闪存储器擦除性能的工艺优化

周儒领，张庆勇，詹奕鹏

（中芯国际集成电路制造（上海）有限公司，上海 201203）

1 引言

分离栅式存储器结构单元如图1和图2所示，其使用了3层多晶硅工艺来分别形成浮栅（Floating Gate, FG）、控制栅（Control Gate, CG）和选择栅（Select Gate/Word Line, SG/WL）/擦除栅（Erase Gate, EG），并在结构上分离出了专用的控制栅和擦除栅[1]。由于专门的擦除栅的存在，选择栅的栅氧不用在擦除操作时承受高压，可以做到更薄，更容易实现缩微工艺对低工作电压的发展需求[2]。

图1 分离栅式快闪存储器的结构单元

在对选中的分离栅式快闪存储器存储单元进行擦除操作时，浮栅中的电子通过EG-FG多晶硅到多晶硅FN隧穿效应穿过层间氧化层被拉到EG中去，从而完成擦除操作。

图2 分离栅式快闪存储器的擦除操作示意图

通过对EG端加一高压，源端、漏端、衬底、选择栅和控制栅等其他终端均接地，在擦除栅和浮栅两层多晶硅间由于耦合电容作用，在其层间氧化层上形成一定电压差，足以把浮栅中的电子通过FN隧穿拉到擦除栅。同时随着浮栅中的电子逐渐被拉出，浮栅电位升高，其与擦除栅的相对电位差会缩小，从而弱化氧化层间的电势差而达到平衡。

随着浮栅中电子被拉出，从而降低了浮栅开启的阈值电压。这样，在读周期的时候，施加在终端的参考电压不但可以开启选择栅，同样能够通过控制栅耦合以开启浮栅，使源漏端沟道得以导通从而产生电流，我们定义此为存储单元的擦除状态“1”。

由于相邻字线（WL/SG）上的所有存储单元共用一条擦除线，因此，被选中的字线上的所有字节会被同时擦除。并且由于有选择栅的存在和关断，可以有效避免叠栅式结构闪存存储器常见的过擦除（Over-Erase）问题，也就是说即使过度擦除的分离栅式存储单元也不会产生不必要的漏电流，从而不会产生读周期的误判[3]。

2 实验内容

借鉴前代分离栅式快闪存储器的带有浮栅尖角的结构特点[2～3]，我们分析认为可以通过形成非对称性浮栅结构，改变浮栅到擦除栅侧的结构形貌，增加一个浮栅到擦除栅的突出角来提高浮栅到擦除栅的正向隧穿电压，从而提高擦除效率。

在工艺上，我们是通过在蚀刻制程定义浮栅前生长一层牺牲性侧墙来达到形成浮栅到擦除栅的突出角的目的，保留擦除栅侧的牺牲性侧墙而去除选择栅侧的牺牲性侧墙以形成非对称性浮栅结构，同时还可以通过控制牺牲性侧墙的厚度来形成不同的浮栅到擦除栅的突出角长度。需要特别指出的是，在我们设计的实验条件中，我们仅对浮栅在擦除栅侧的形貌做出了突出角，而相对于选择栅侧的浮栅则没有此突出角，其目的是为了对存储单元的写入以及写入干扰性能不会产生明显影响[4]。

图3 非对称性浮栅的结构示意图

为了对比不同浮栅到擦除栅侧的结构形貌对分离栅式快闪存储单元擦除效率的影响，我们对应设计了不同浮栅到擦除栅的突出角长度的工艺实验（如表1所示），从没有突出角的对称性浮栅结构到最大8 nm长度突出角的非对称性浮栅结构。

表1 不同浮栅突出角的实验条件表

针对不同的实验条件，在评估擦除性能时，我们以擦除操作一定时间后（一般擦除操作时间为10 ms）读到的存储单元的沟道电流（Ir1）和到达一定擦除目标电流时所需的时间（T2E，time to erase）两个测试指标来衡量分离栅式快闪存储单元的擦除效率，表征为T2E的时间越短，包括存储单元的沟道电流开启的时间和电流到达饱和的时间越短，同时在规定时间擦除操作后的电流越高，则擦除效果越佳。

3 实验结果

实验最终得到的非对称性浮栅结构形貌如图4所示，浮栅在擦除栅侧的形貌带有一定长度的突出角，而位于选择栅侧的浮栅则没有突出角。

针对不同浮栅到擦除栅的突出角长度的工艺实验，对应的擦除效率表征实验结果如图5所示。

由图5的T2E曲线分析，浮栅到擦除栅的突出角的存在能够有效缩短存储单元的沟道电流（Ir1）开启的时间，特别是突出角长度达到5 nm以后效果非常明显，而从到达饱和电流所需要的时间来看，也保持和电流开启时间同样的趋势，基本上在实验范围内突出角的长度与T2E时间有着强烈的正相关性，也就是说浮栅到擦除栅的突出角长度越长，T2E时间越短。

图4 非对称性浮栅结构形貌的TEM图像

图5 不同浮栅到擦除栅的突出角长度的擦除效率表征

从理论上分析，当浮栅到擦除栅侧形成了一个突出角后，因为形貌的改变，浮栅到擦除栅的隧穿氧化层的电场分布以及能带图也相应发生了变化。由于突出角的存在，依据尖端放电效应，在突出角的尖端我们获得了一个增强型的电场，更有利于浮栅中电子在这一点被拉出到擦除栅。同时由于突出角的存在，电场分布的变化导致了擦除操作时的能带图发生弯曲，降低了浮栅到擦除栅的能带壁垒，电子更容易穿过隧穿氧化层到达擦除栅，完成分离栅存储器的擦除[2]。

另外从擦除操作10 ms后读到的存储单元的沟道电流（Ir1）来分析，浮栅到擦除栅的突出角的形成也能够有效增加沟道电流，但是最佳的擦除电流出现在突出角长度在5 nm的实验条件（split 2）。

分析认为，当浮栅到擦除栅的突出角不够长时，浮栅的顶角大部分被控制栅及其保护侧墙包围，造成上述尖端放电增强正向隧穿电场效应不够明显，从而影响擦除效率；但浮栅到擦除栅的突出角太长时，擦除栅对浮栅的耦合效应会随着浮栅到擦除栅接触面积的增大而持续增加，弱化了两者之间的隧穿电势差而容易达到平衡，从而也不利于擦除效率的改善。仿真结果也可以得出相同的结论，随着浮栅突出角长度的增大，浮栅到擦除栅的正向隧穿电压会不断减小直至饱和，但是同时由此而引入的擦除栅对浮栅的耦合电压却会随着浮栅到擦除栅接触面积的增大而持续增加。受这两个因素的共同影响，呈现出擦除电流在某个最优化的突出长度时能达到最大即取得最佳的擦除效率[2]，在本实验中最佳的擦除电流就出现在浮栅到擦除栅的突出角长度在5 nm的实验条件（split 2）下。

对于这一工艺优化后的非对称性浮栅结构，我们对存储单元的擦除电流在忍耐力方面也进行了专门的测试[5]，在每一次写入和擦除的循环后都读取存储单元的擦除电流，结果如图6所示。在所需的一万次写入和擦除的循环后，所有测试样品擦除电流的退化程度都并不明显，显示了这种非对称性浮栅结构的分离栅式闪存存储器在可靠性方面的性能并未因为浮栅在擦除栅侧形貌的改变而受到影响。

图6 存储单元的擦除电流忍耐力测试

4 结论

借鉴第一代与第二代分离栅式快闪存储器特殊的浮栅尖角工艺，在分离栅式存储器持续微缩过程中，本文通过形成非对称性浮栅结构，改善浮栅在擦除栅侧的形貌，增加一个浮栅到擦除栅的突出角并加以优化其突出长度，可以在不影响可靠性方面性能的情况下，显著改善存储单元的擦除效率。

在工艺上，我们是通过在蚀刻制程定义浮栅前生长一层牺牲性侧墙来达到形成浮栅到擦除栅的突出角的目的，保留擦除栅侧的牺牲性侧墙而去除选择栅侧的牺牲性侧墙以形成非对称性浮栅结构，同时还可以通过控制牺牲性侧墙的厚度来形成不同的浮栅到擦除栅的突出角长度。

[1] Caleb YuSheng Cho, MingJer Chen, ChiouFeng Chen,Prateep Tuntasood, DerTsyr Fan, TsengYi Liu. A Novel Self-Aligned Highly Reliable Sidewall Split-Gate Flash Memory [J]. IEEE TRANSACTIONS ON ELECTRON DEVICES, MARCH 2006，53（3）:465.

[2] Yuri Tkachev, Xian Liu, Alexander Kotov. Floating-Gate Corner-Enhanced Poly-to-Poly Tunneling in Split-Gate Flash Memory Cells [J].IEEE TRANSACTIONS ON ELECTRON DEVICES, JANUARY 2012,59(1) : 5-10.

[3] B Chen. Highly reliable SuperFlash embedded memory scaling for low power SOC [J]. Proc. VLSI-TSA, 2007:1-2.

[4] 李勇，刘艳，周儒领，黄淇生，詹奕鹏. 分离栅快闪存储器及其制造方法[P].中国专利：102104044A，2011-06-22.

[5] X Liu, V Markov, A Kotov, T N Dang, A Levi, I Yue,A Wang, R Qian. Endurance characteristics of SuperFlash memory [J].