基于芯片封装的微系统模块PDN 设计优化

袁金焕，王艳玲，殷丽丽，杨 巧

（西安微电子技术研究所，陕西 西安 710054）

0 引言

随着微系统技术的快速发展，其设计复杂程度不断提高。基于芯粒（Chiplet）的集成技术作为一种可以延续摩尔定律的解决方案，将传统的系统级芯片划分为多个单功能或多功能组合的“芯粒”，然后在一个封装内通过基板互连成为一个完整的复杂功能芯片[3]。IC 裸芯片管脚数目、基板上集成的裸芯片和无源元件越来越多，基板层数、布线密度、传递的信号频率均迅速提升[4]。微系统性能提高使得电源完整性(Power Integrity，PI)和信号完整性（Signal Integrity，SI）问题日益突出，直接影响到性能和工作可靠性。一款微系统设计完成后，为了尽可能确保设计一版成功，版图设计阶段采取有效的控制措施，完整性仿真是必不可少的分析手段。必须提升设计分析技术来保障微系统设计的正确性，实现设计即所得[5]。

完整性分析包括由于互连、电源、器件等引起的所有信号质量及延时等问题，故重在分析无源互连通道、电源分配系统（Power Delivery Network，PDN）、器件性能等优化设计。由于芯片的开关速度提高和芯片功耗增加，在很大的高频瞬态电流需求的情况下需要满足PDN 系统的噪声需求，既困难又重要。发送芯片—信号通道—接收芯片是一个系统概念，芯片封装设计需考虑系统级应用的影响[6-7]。封装是芯片与PCB 之间信息传递的桥梁，设计出高性价比的封装是一个有挑战性的工作[8]。TSV 硅基板和管壳要协同进行PI 分析和优化；对于复杂的分部件均需要建模，并需要分析3D堆叠结构中如何更接近实际情况方可达到仿真精度的方法，进行针对性电源直流和交流分析，总结合格判定标准等。

此案例微系统模块采用2.5D TSV 硅转接板、HTCC管壳工艺、3D 立体封装，集成的IC 芯片有：1 片CPU(LCDSP1601ARH)、6 片JFM29LV641RH（分两组，每组3层堆叠）、1 片54HC138RH、1 片JFM29LV160RH、1 片LC801E。其中，CPU 先倒扣焊于TSV 硅通孔TSV 板，再连接到管壳，其余芯片通过引线键合(Wire Bonding,WB)到管壳。该微系统模块应用到样机PCB 上后，CPU的核电电源网络V1V2 的PDN 的完整路径为：样机PCB板供电芯片→PCB 的PDN→微系统模块焊盘→HTCC 管壳→TSV 板PDN→芯片电源pad，见图1。针对核电V1V2 电源网络低电压及大电流（1.2 V，16 A）特点，进行PDN 设计优化。

图1 LCDSP1601 硅基板、管壳、样机PCB 板示意图

其中，TSV 硅基板和HTCC 管壳PDN 包含电源/地平面、电容、过孔、走线、键合线或者凸点(solderbump)、焊球(solderball)等连接线；样机PCB 板PDN 包含电源/地平面、过孔、磁珠、电容等。

仿真分别从TSV 硅基板级、管壳级、样机PCB 板级三个层级进行分析。通过电源直流压降（DC IRdrop）仿真分析，总结出不同层级下电源直流仿真的标准，以及TSV 板、管壳跨层级综合仿真的优点；通过频域PDN 阻抗分析、基于LCDSP1601ARH 的芯片功率模型（Chip Power Model，CPM）的电源时域纹波分析和去耦网络优化，实现PDN 的宽频带低阻抗设计。

1 TSV 板电源DC IRdrop 设计优化

TSV 硅基板能够使芯片在三维方向堆叠的密度大，外形尺寸小，大大改善芯片速度和降低功耗。但在布线过程中存在大量的平面层分割、不理想的电流路径、过孔和印制线路板上的信号线分布，PDN 的直流供电会受到很大的影响[9]。由于核电源较大，需要尽可能降低回路阻抗从而降低电压降。核电源均采用覆铜平面进行引出，并分配足够数量的TSV 孔和引出PAD[10]。通过DC IRdrop 仿真可以分析直流供电网络的损耗情况，考察电源平面层的载流能力，仿真结果体现为：电源平面层的直流电压跌落、电流密度与电流方向、过孔电流等。LCDSP1601 硅转接组件TSV 板为5 层板，3D 模型及叠层见图2。

图2 LCDSP1601 硅转接组件的3D 模型图及叠层

根据负载芯片电流消耗情况，供电电压1.2 V，电流16 A，初次仿真TSV 板的V1V2 电源网络的DC IRdrop结果：最大压降5 mV，最大电流密度1 030 A/mm2，最大过孔电流TSV-30X2 过孔，需通过电流227.8 mA。此时电流密度和过孔电流都较大，采取优化措施：对仿真数值结果较大区域增大铜皮覆设面积、增加过孔数量及过孔直径等，重新进行仿真，最大压降为0，最大电流密度187.6 A/mm2，最大过孔电流在TSV-30X2 过孔，需通过电流62.65 mA，满足设计要求，见图3。TSV 过孔电流判定见表1。

表1 TSV 板中Siwave 软件中过孔电流判定

图3 TSV 板V1V2 的电流密度、最大过孔电流

2 TSV 板和管壳合并进行DC IRdrop 和阻抗设计优化

TSV 板和管壳合并后成为一个完整的工程，其中TSV 板为5 层板；管壳设计有3 层DIE 层，25 层金属层，其3D 模型见图4。

图4 LCDSP1601 硅转接组件和管壳组合的3D 模型

仿真过程中，如果TSV 板和管壳按照分部件分别进行仿真，分部件处凸点、焊球的电压源作为pin-group 进行操作，电流源是平均分配到每一个管脚进行操作的；若TSV 板和管壳Attach 合并操作，则作为一个整体模型进行仿真分析，电流和电压仿真时把连接处的凸点、焊球作为中间路径，这样仿真模拟的电流路径通过情况和实际工作情况更贴近。

2.1 DC IRdrop 设计优化

同样对TSV 板和管壳组合V1V2 电源网络进行多次优化，仿真最大电流密度为224.1 A/mm2，过孔电流最大处为178.6 mA，见图5。DC IRdrop 满足设计要求。管壳过孔电流判定见表2。

表2 管壳中Siwave 软件中过孔电流判定

图5 TSV 板和管壳组合V1V2 电流密度、最大过孔电流

解决直流压降核心原则是尽量增大供电路径上的过流面积，尤其对于过流瓶颈位置要仔细识别并认真处理[11]，常用的措施有：加宽电和地平面的宽度、使用更多的过孔、在其他层添加金属层并用通孔相连、减小电源到芯片的距离等。

由于微系统模块在三维方向堆叠的密度很大，故在硅基板和管壳阶段进行电源DC IRdrop 分析尤为重要，从过流能力、压降、电流密度等关键参数考察电源平面层的载流能力。

TSV 板的DC IRdrop 仿真通过后，进一步进行管壳DC IRdrop 分析。采用TSV 板和管壳集成仿真，可以更精确分析TSV 板和管壳连接处的凸点、焊球这种瓶颈处的过流能力、压降、电流密度等关键参数。

与有机基板相比，硅基板具有先天优势[12]：硅基板与各个芯片有着相同或相近的热膨胀系数，热匹配好，热应力小；硅材料的导热系数远大于有机材料，可提供良好的散热通道。设置合理的铜箔厚度和层叠结构，选用不同基材，控制好介电常数（DK）和损耗因子（DF），从而使封装的性能在成本优化的前提下达到最优[13]。但是，低频范围和高频范围，信号损耗分别受到TSV 周围SiO2及其节距和Si 层厚度影响介电常数和磁导率不同[14-15]，需要根据仿真进行均衡。根据电流密度结果、热仿真、样机测试运行结果以及近些年加工调试成功的多款微系统模块，总结出硅基板和管壳材质情况下，仿真电流密度经验最大值为800 A/mm2。后期，根据工艺参数的实测数据积累，对此值再进行修正。

2.2 电源网络阻抗分析

电源网络阻抗分析：考察电源分布网络的阻抗是否过大，不超过目标阻抗。

通常采用基于频域目标阻抗的方法来评估电源网络的性能。目标阻抗的定义如下[11]：

一般来说，Power_supply_Voltage 是电源平面的值;Allower_Ripple 为允许的电压波动，通常为5%;Current是芯片正常工作时的瞬时电流，一般按照最大电流的一半估计。设计目标就是在一定的频率范围内，电源网络的阻抗不超过目标阻抗Ztarget。阻抗对电压波动示意见图6。

图6 阻抗对电压波动的影响

PDN 互连基于各部件影响的频率范围，可划分为4个区段，如图7 所示。

图7 PDN 的不同部件起作用的频段范围

在最低频率范围内，稳压模块和体去耦电容器在100 kHz 范围内对PDN 阻抗起作用；最高频率则取决于片上电容，因具有最低的回路电感，通常在吉赫兹以上。

封装中PDN 的等效串联电感将始终制约着模块向板级PDN 看过去的最高频率。假设一个典型封装的PDN 设计中有10 个并联的电源/地引脚对，那么等效引脚电感为0.1 nH，当频率超过10 MHz 时，电路板阻抗基本大于10 mΩ。

由于PCB 板、元器件的特性以及封装等效串联电感等寄生参数的影响，PCB 板级阻抗的最高有效频率上限往往低于100 MHz，而对于低电压大电流（如0.9 V-8 A、1.2 V-16 A）控制器等元器件，根据式(1)计算出的目标阻抗较低，该频率通常为30 MHz。当超过该频率时，从芯片看过去的阻抗与封装和芯片有关。一旦超过由封装电感制约的最高频率，则需要依靠封装内电容和die 上电容决定。

TSV 硅基板和管壳的PDN 阻抗分析包含电源/地平面和退耦电容、过孔、电源铜带、键合线或者凸点(solderbump)、焊球(solderball)等连接线，由于LCDSP1601ARH芯片电流较大，稳压模块无法实时响应负载对于电流需求的快速变化，故在芯片周边放置储能电容作为储能从而防止电压出现跌落。管壳上附加的电容有7 颗，容值为0603-10 µF 的电容，其谐振频率为1.8 MHz，寄生ESR为0.003 9 Ω，分布在芯片周边，见图8。根据V1V2 电源网络电压1.2 V，电流16 A，计算出目标阻抗值为7.5 mΩ。此时仿真出的阻抗曲线见图9。

图8 管壳结构及电容放置图

图9 管壳阻抗曲线图

TSV 硅基板和管壳的设计中增添了电容，故PDN 分析同时要进行DC IRdrop 和阻抗分析，而阻抗分析则根据工程设计中所加电容情况进行具体分析。此处由于管壳空间有限，故可不进行阻抗优化，更高频段阻抗控制在PCB 样机及片上电容去实现，在样机PCB 板级阶段进行电容去耦策略分析实现阻抗优化。

3 样机PCB 板设计优化

样机PCB 板的PDN 路径见图10，从电源芯片供电端到微系统模块焊盘，进行V1V2 电源网络PDN 的DC IRdrop 和阻抗优化设计。

图10 样机PCB 板V1V2 电源网络PDN 路径

3.1 样机PCB 板电源DC IRdrop 分析

对样机PCB 板V1V2 电源网络进行DC IRdrop 仿真分析，产生18 mV 压降；最大电流密度为57.4 A/mm2；过孔电流最大处为器件DVPL0520S 输出引脚的一个通孔PAD52_CIR72，需通过电流为13.07 A，满足过流能力，DC IRdrop 满足设计要求，电流密度、过孔电流见图11。

图11 样机PCB 板V1V2 电源网络过孔电流图

按照国际标准QJ3103A-2011 给出的PCB 载流数据：

在PCB 印制板阶段，仿真结果分析中，对于大电流高密度管脚如控制器、FPGA 等BGA 封装器件，电流密度经验标准为不能超过142.8 A/mm2，一般布线情况下通常不应超过68.71 A/mm2。过孔截面为金属圆环，展开可近似为矩形截面，类似于走线截面，过孔壁取常规20 µm 厚，在允许温升20℃时典型过孔允许的最大电流统计见表3。

3.2 样机PCB 板电源网络阻抗设计优化

根据通用的目标阻抗设计方法对该样机板V1V2 电源网络进行阻抗分析，V1V2 使用的电流为16 A，电压1.2 V 波动范围为5%，得出目标阻抗为8 mΩ，此时未加电容，仿真V1V2 电源网络的阻抗曲线见图12。

图12 无电容阻抗曲线图

在PCB 阶段需要在电源层和地平面层之间放置电容器，以使得PDN 的阻抗在中频阶段低于目标阻抗。此处，去耦电容仿真采用Multi-Ploe(MP)选择并放置，即放置不同容值电容，可采用例如Three per decade[11]方法，即按照10 倍数选择多种电容，同时阻抗曲线也能很好控制并联谐振峰，并且考虑封装寄生效应应距离微系统模块供电引脚就近放置。放置电容时还需要考虑用电芯片电流较大，稳压模块无法实时响应负载对于电流需求的快速变化，故在芯片焊盘四角处放置大容量储能电容从而防止电压出现跌落。电容规格型号见表4。

表4 V1V2 电源网络的模块端电容配置

重新仿真阻抗曲线，见图13，20 MHz 频率范围内，供电给LCDSP1601A 的V1V2 电源网络平面阻抗低于目标阻抗8 mΩ，但是在44.8 MHz 处有一个阻抗尖峰点，为避免此尖峰点对应的信号高频谐振情况发生并影响到信号[16]，可通过增加①谐振频率点为42 MHz，寄生电阻为6 mΩ 的3 个电容C2225C153②谐振频率点为38 MHz，寄生电阻为6 mΩ 的3 个电容W2L1_224_A③谐振频率点为29 MHz，寄生电阻为4 mΩ 的3 个电容C2225C273 消除，如图14 所示，此时阻抗曲线比较平滑，无阻抗突变点。

图13 添加电容后阻抗曲线

图14 电容优化后阻抗曲线

4 应用CPM 模型进行电源噪声时域仿真分析

由于特定的微代码和应用程序不同，电流会在几乎任何频率处发生扰动[2]，负载电流因受PDN 阻抗影响而表现为电压值，且电压纹波与PDN 阻抗成正比例，采用芯片电源模型CPM 在时域情况下，可以更直观观测电源纹波。

联合V1V2 电源网络路径：PCB 板、TSV 板和管壳两部分的S 参数数据，应用CPM 模型从时域角度观测电源噪声优化效果。分别提取样机PCB 板VRM 端到微系统模块、TSV 板和管壳Attach Package 后的V1V2 电源网络的模型参数，然后在仿真软件Designer 中搭建V1V2 的时域电路图，在模块端接入LCDSP1601ARH 的CPM 模型，见图15。

图15 应用CPM 模型进行CPS 协同仿真电路图

在模块端V1V2 网络上分别分析有电容和无电容两种情况下模块前端的电压值，见图16。其中黑色虚线为采用CPM 模型精确优化微系统模块管壳的高频去耦电容，并协同优化PCB 中频去耦电容后的电压波形；黑色实线为未添加去耦电容网络时的电压波形，优化后芯片端电源纹波降低了46 mV。可见，无电容情况下，电压已经超过了1.2 V 对波动小于5%（即1.14 V～1.26 V）的要求（实线）；在增添去耦电容后，电压1.2 V 波动范围满足对其5%的要求（虚线）。这与3.2 节中的PDN 阻抗频域分析中增添去耦电容后其PDN 阻抗下降相吻合，此处进行的时域纹波电压经过阻抗优化后也随之下降。

图16 模块前端电压值（虚线为改善后波形）

5 结论

本文提出了一种基于芯片封装系统协同对微系统模块的PDN 进行设计优化的方法，对于不同部件TSV硅基板、HTCC 管壳、PCB 提出了不同的设计重点。TSV板和管壳阶段进行电源DC IRdrop 分析尤为重要，管壳和PCB 设计阶段需要增加电源阻抗分析，阻抗满足的最大频率点往往和使用的电容特性息息相关。同时结合芯片CPM 模型，在时域情况下更直观分析观测出电源设计优化后满足波动要求，由于电压纹波与PDN 阻抗成正比例，这与频域降低阻抗曲线从而优化PDN 效果是一致的。