13位高无杂散动态范围的SARADC

杨志新，Maureen Willis，高 博，龚 敏

（四川大学物理学院，成都 610065）

1 引言

随着计算机和通信产业的快速发展，模数转换器（ADC）的相关应用迅速增长，正逐步向高速、高精度和低功耗的设计方向发展。当前主流的ADC类型主要包括逐次逼近型(SAR)、Σ-Δ型和流水线型。在采样率低于5 MSa/s的中高分辨率应用中常采用SAR ADC结构[1]。相比于其他结构的ADC，SAR ADC在功耗和精度上能有很好的折中，被普遍应用于消费电子、移动终端和医疗等领域[2-6]。SAR ADC采用电荷重分布式电容架构和逐次逼近算法实现模拟信号转换为数字信号[7]。SAR ADC使用少量的比较器且对比较器的精度没有过高的设计要求，再通过采用无静态功耗的数模转换器（DAC）电容阵列和小规模的数字逻辑控制模块，从而实现功耗上的降低[8]。

无杂散动态范围（SFDR，RSFD）是指在一定频带内，最大输出信号的均方根值与最大噪声成分的均方根值之比，反映在该频带内噪声信号对输出信号的最大干扰。无杂散动态范围越大，说明其噪声占比越小，转换的线性度越好[9]。本文基于标准0.18μm CMOS工艺，设计了一款采样率为500 kSa/s的13位逐次逼近型模数转换器芯片。

2 电路设计

本文所设计的8通道13位SAR ADC主要由多通道电路、DAC电容阵列、比较器和SAR逻辑4个部分组成，其结构如图1所示。多通道电路通过使用多个采样开关SW1并联搭建8通道结构接入输入信号，通过对开关SW2的控制实现差分输入（输入电压范围为－2.5～2.5 V）和单端输入(输入电压范围为0～2.5 V)的混合模式设计。采用传统的SAR逻辑控制电路，数模转换部分由7+6位的分段式电容阵列构成，使用下极板采样模式来清除上极板采样沟道电荷注入的影响[10]。电容结构分为高位段（MSB）和低位段（LSB）两段，为了设计方便采用单位电容作为桥接电容。比较器从功能上分为5个部分：比较器主体电路、比较器输入与DAC输出相连接的传输门、传输门的控制电路、比较器偏置电压产生电路和比较器时钟产生电路。

图1 SAR ADC架构和多通道结构

2.1 桥式DAC电容结构

传统二进制DAC电容阵列的精度提高时，在设计中主要会遇到以下3方面的问题：1）精度提高导致电容阵列的总电容值增加，从而使得芯片面积增大，增加ADC电路的设计难度；2）随着精度的提高，在工艺上难以实现最高位电容和单位电容的匹配，进而导致系统精度下降；3）提高精度会使用到更大的电容值，导致在电容阵列开关切换时产生的动态功耗会不可避免地增大[11]。为避免以上问题，设计的分段式电容阵列如图2所示。电路由7+6位的分段式电容阵列构成，MSB是7位电容阵列，LSB采用6位电容阵列，分段式电容阵列的总电容值是单位电容C的193倍。相比于传统二进制的电容阵列，分段式电容结构不仅降低了总电容值，减少了电容阵列的总体面积，也降低了最高位电容匹配的难度，实现了电容匹配的目标，并且在切换时由于总体电容值的降低，电容阵列的动态功耗也小于传统电容阵列的功耗[12]。

系统时钟最大频率为10 MHz，一个采样转换过程占用20个系统时钟周期。采样阶段占6个时钟周期，其中前5个时钟周期进行信号追踪，第6个时钟周期产生采样电荷；第7个时钟周期为保持阶段，产生共模电压；最后进入转换阶段。如图2所示，电容阵列采样信号为Vin和Vip，由多通道开关采样接输入信号后由采样电容采样，采样电容（在图2中被方框标注）大小为64C。在第6个时钟周期内，开关SW1、SW2闭合，开关SW3、SW4断开，采样电容接入输入信号，其余电容接地。

图2 采样阶段电容阵列

分段电容的MSB部分被开关SW3和SW4控制而分为两段，两端采样点分别接电源和地。在第6个时钟周期内，SW3和SW4断开，SW3部分因电容两端全部接地，因而节点采样电荷为零。另一部分（由SW4控制）电容接电源，MSB部分的采样电荷计算如下：

接入比较器负端的SW4段电容采样电荷为Qn，电压为Vxn，

接入比较器正端的SW4段电容采样电荷为Qp，电压为Vxp，

在第7个时钟周期内产生共模电压。SW1、SW2断开，SW3、SW4闭合，这种工作状态保持到比较转换结束。其余所有开关接地。高位两段电容阵列总电荷守恒，设比较器输入电压分别为Vxp和Vxn，计算得：

由式(1)～(4)可得：

其中194C+C//63C为电容阵列总电容，分段式电容阵列的总电容值要小于传统二进制电容阵列的总电容值。将式（5）、（6）整理可得：

其中K为增益因子，VCM为共模电压。经计算，K≈0.328，VCM≈0.487 VCC。

在第8个时钟周期开始第13位即符号位的转换，转换阶段的等效电容阵列如图3所示。

图3 转换阶段的等效电容阵列

S13'、S13接参考电压Vref，其余开关接地。根据采样节点电荷守恒可得：

此时，输入信号经过电容阵列采样后与0电平比较，比较的结果为符号位的值。若Vip－Vin＞0，即符号位为1，则S13接Vref保持不变，S13'接地，然后和1/2Vref比较；若Vip－Vin＜0，即符号位为0，则S13'接Vref保持不变，S13接地，然后和1/2Vref比较。以此类推，直到最后一位比较完成为止。因为桥接电容为单位电容C，那么LSB段的电容和桥接电容的等效电容为C//63C，所以存在一个微小的偏差，LSB段的等效电容略小于C，但是因为C//63C是固定的，也就是说偏差是固定且略微小于C的，所以不会产生非线性误差，不过对后级比较器的精度要求要稍高一些[13]。

2.2 比较器电路设计

比较器是ADC里的重要模块，需要具有高分辨率、高线性度、低噪声以及低失调电压等特点。满足ADC性能要求的比较器分辨率至少要在1/2LSB以内，该设计为13位ADC，共模电压输入范围是－2.5～2.5 V，也就是比较器的精度要小于0.3 mV。考虑到精度和速度，比较器应可以在10 MHz工作时钟下能比较0.3 mV的电压。比较器的组成如图4所示，由两级预放大器和锁存器两部分组成。预放大器由两级放大器级联而成，采用了输出失调存储技术来将失调电压降低。两级放大器电路如图5所示，第一级放大器输出通过输出失调存储电容C1和C2与第二级相连，第二级输出通过开关输入到锁存器电路。锁存器将预放大信号进一步放大到电源或地。

图4 比较器的组成

比较器有两个工作阶段：复位阶段和再生阶段。在图5（a）中，当CLK1和CLK2为低电平时，比较器预放大电路处于复位阶段，M7和M9等处于关断状态，预放大电路的输出节点V1和V2通过复位管M1、M4复位到电源端。若CLK1和CLK2为高电平，预放大电路工作在再生阶段，输入对管M8和M10开始以不同的放电速率放电，然后对节点V1和V2放电，M2和M3管形成正反馈回路，最终由于正反馈作用，两个输出的预放大信号经第二级放大器和锁存器被放大到电源和地。

图5 放大器电路

比较器瞬态仿真结果如图6所示，VIN、VIP为比较器两端的输入，VOUT为比较器的输出。比较器能正确分辨10 MHz下幅度为0.3 mV的输入信号，能够满足ADC正常工作在速度和精度上的需求。

图6 比较器瞬态仿真结果

2.3 SAR逻辑电路设计

考虑到SAR ADC的转换速率，采用传统的SAR逻辑结构作为控制部分，控制时钟、清零信号以及采样信号都由采样时钟片选信号（CSN）分频得到。

本文设计的SAR逻辑电路主要结构是移位寄存器和数据寄存器，用于产生ADC主体电路中DAC电容阵列的控制信号和储存比较器每次比较后的结果，其主要电路结构如图7（a）所示。比较器产生VOUT时，Q i变成高电平，比较器的每一位比较结果VOUT由D i储存（i=0～12），输出逻辑如图7(b)所示。

图7 SAR逻辑电路

3 版图及仿真结果

电路的正常工作温度在－55～125℃，在－55℃条件下比较器的输入波形及输出结果如图8所示。通过比较VIN和VIP的大小关系再对比输出结果，可知比较器处于正常工作的状态，ADC整体电路可以正常工作。VDOUT为整体电路的输出。

图8 整体电路仿真结果

基于标准0.18μm CMOS工艺完成了芯片的版图设计，电路的整体版图如图9所示，尺寸为2807μm×2420μm，主体部分是DAC电容阵列、比较器电路、数字电路（包括SAR逻辑电路和多通道开关的数字控制电路）和多通道开关电路。在比较器和DAC电容阵列的版图设计中，采用了交叉匹配和交叉耦合电容阵列的匹配方式来降低版图中寄生电容对比较器失调电压和电容匹配的影响。

图9 整体版图

由无杂散动态范围的定义可知：

其中Voutput为ADC的最大输出信号，Vsupr_max为ADC的次最大噪声信号。

输出信号频谱分析结果如图10（a）所示，各工艺角的动态性能参数如图10（b）所示。由计算结果可知，ADC的SFDR为97.14 dB，信噪比（SNR）为78.78 dB，有效位数（ENOB）为12.78 bit。ADC的动态性能参数符合要求。

图10 SAR ADC动态性能仿真结果

本设计与其他同类设计的性能参数对比如表1所示。通过对比可知本设计在ENOB和SFDR等方面都有较好的结果。

表1 本设计与近年同类设计性能参数对比

4 结论

本文提出一款13位的8通道SAR ADC。在设计的13位SAR ADC中对DAC电容阵列、比较器以及SAR逻辑电路进行了优化。通过多通道开关结构采样输入信号，选择输入通道和电路的工作模式，开关性能满足13位SAR ADC的设计指标要求。采用电荷重分配的分段式电容阵列，在降低功耗的同时也降低了ADC的线性误差；比较器的电路设计中采用输出失调存储技术来降低比较器的失调误差。版图设计中，对电路中的电容和晶体管采用匹配设计，降低寄生电容对电路的影响。通过电路设计和版图优化，实现了较高的无杂散动态范围，该SAR ADC在转换过程中有着良好的线性度。本设计基于标准0.18μm CMOS工艺，在2.5 V电源电压和500 kSa/s的采样率下，得到ADC的SFDR为97.14 dB，SNR为78.78 dB，ENOB为12.78 bit，芯片尺寸为2807μm×2420μm。