一款60 V的抗辐射加固VDMOS功率器件

吴昊，黄炜

（模拟集成电路重点实验室，重庆 400060）

0 引言

VDMOS器件由于具有驱动功率低、开关速度快和大电流等特性，在航空、航天等极端环境下有着广泛的应用[1]。N沟道抗辐照功率VDMOS在整机电源系统中主要起着功率变换或功能转换的作用，被广泛地应用于各个电子系统中。相比于同尺寸的平面VDMOS结构，沟槽VDMOS能够有效地消除JFET区，有着更小的导通电阻及更高的效率[2]。

在传统的VDMOS器件生长过程中，先进行沟槽的刻蚀，然后再进行基区的掺杂和推阱，导致栅氧化层会经历高温过程，大大地影响其特性。本文以60 V抗总剂量加固N型VDMOS为例，说明了抗总剂量加固型VDMOS器件的设计流程和工艺方法。其中，采用先注入P型基区并高温推阱，再进行栅氧化层生长的工艺步骤，可以有效地避免栅氧化层生长后的高温工艺，能提高栅氧化层质量。同时，在保证栅源击穿电压的前提下，减小栅氧化层厚度，可减小辐射后引进的陷阱电荷[3]。

1 辐照效应

1.1 总剂量效应

在太空等自然辐照环境中，影响功率VDMOS功能退化的主要因素是γ射线、X射线和高能重离子。半导体材料在γ射线和X射线的作用下，电子获得辐照的部分能量而激发脱离原子束缚，留下带单位正电荷的空穴。在器件处于工作情况下，激发产生的电子-空穴对在电场作用下分别向电源正、负极漂移，载流子运动方向不一致，形成光电流。光电流会影响器件的工作状态，干扰电路的正常工作，威胁系统的稳定，且具有累积效应。运行于太空中的人造卫星在经过长时间的电离辐照后，系统中电子元器件的性能退化，电学参数漂移变化甚至使其功能失效，导致卫星无法正常工作，严重地威胁卫星的稳定性和寿命。这种效应被称为总剂量辐射效应。

总剂量辐射对VDMOS器件的影响主要在于阈值电压漂移上，且主要有两个方面的影响：由氧化层陷阱电荷引起的阈值电压漂移ΔVot及由Si/SiO2界面态电荷引起的阈值电压漂移ΔVit[4]。二者对阈值电压的影响可由式（1）表示：

a）氧化层陷阱电荷

辐射作用于SiO2层产生电子-空穴对后，由于电子迁移率高，很快被迁出SiO2；而空穴的迁移率较低，一部分被SiO2中的深空穴陷阱俘获形成氧化层陷阱电荷，并在SiO2中形成正电荷。这会导致无论N型或P型VDMOS，在总剂量辐照后阈值电压总是向负向漂移：

式（2）中：ΔNot——氧化层净陷阱电荷密度。

b）Si/SiO2界面态电荷

运输到Si/SiO2表面的空穴经过一系列较为复杂的作用后，产生界面态电荷[5-6]。这些电荷使N型VDMOS器件的阈值电压发生正向漂移，而使P型VDMOS器件的阈值电压发生负向漂移。

总剂量辐射为累积型辐射，由于界面态捕获的界面陷阱电荷随着辐射时间的增加占据主导作用，因此P型VDMOS的阈值电压为单调负向漂移，而N型VDMOS的阈值电压先负向漂移后正向漂移。对于N型VDMOS，若不进行抗辐射加固设计，则可能导致器件阈值电压漂移到0 V以下，使器件开关不受控。

1.2 单粒子效应

高能单粒子在入射半导体器件时，会对器件造成损伤或扰动，功率VDMOS的单粒子效应主要有单粒子烧毁（SEB）和单粒子栅穿（SEGR）现象。

一个N型VDMOS器件元胞结构的剖面图如图1所示，N+源区、P-Body基区和外延层构成内在的寄生三极管。器件在正常的关断状态下，寄生三极管不会导通；但当有高能粒子穿透源漏产生大量的电子空穴对的时候，会在源漏耗尽层中电场作用下形成漂移电流，电流密度较高，使得源漏电流大大地増加。源漏电流横向穿过P-Body基区时会产生一定的电压降Vp-drop，当Vp-drop大于一个PN结导通电压时（对于硅材料来说大约为0.7 V），寄生三极管因发射结正偏而导通，N+区发射电子到基区使电流继续增大。与此同时，寄生三极管导通后功率VDMOS管压降迅速地下降，功率VDMOS进入负阻阶段，电流持续增长直到发生器件局部过热（电流密度过大）、器件因发生二次击穿而烧毁。功率VDMOS由于辐射环境产生寄生三极管导通、出现二次击穿而导致器件烧毁永久失效的现象，通常被称为单粒子烧毁（SEB）。

图1 VDMOS中寄生三极管的基极电流示意图

当单粒子入射在N型VDMOS器件的栅极区域时，高能粒子穿透栅结构进入衬底。一方面在粒子穿透栅结构时，晶格对粒子的核阻止会对栅氧化层和外延层材料造成一定的硬损伤，所谓硬损伤是指物理结构上的永久性损伤，使栅绝缘介质层质量下降，导致其临界击穿电场减小；另一方面在漂移区内沿粒子入射径迹产生大量电子-空穴对，N型VDMOS的漏电极接高电位，产生方向向上的电场，该电场使电子向下漂移并最终被漏电极收集；空穴则向上漂移，到达Si/SiO2界面并积累。空穴的积累将使栅氧化层处的电场迅速地增大，当电场值达到栅氧临界击穿电场以上时，栅绝缘介质会被击穿，造成器件的永久失效。这就是单粒子栅穿现象（SEGR）。

2 抗辐射加固设计

2.1 元胞设计

击穿电压VGS与外延掺杂浓度N的关系为：

以72 V为击穿电压仿真要求，外延选择硼掺杂，选择电阻率为0.6～1Ω·cm，厚度为6～12μm的外延片。

相比于平面VDMOS器件，沟槽VDMOS器件中有效地消除了JFET区电阻，则其导通电阻由几个物理部分组成：源极接触电阻Rcs、源区体电阻Rbs、沟道区电阻Rch、积累层电阻Ra、外延层电阻Repi和衬底电阻Rbd，以及漏极接触电阻Rcd。导通电阻Ron可表示为：

一般而言，Rcs和Rcd都是金属与半导体接触处的等效电阻，阻值极小，可以忽略，源区掺杂浓度和衬底掺杂浓度较高，则Rbs和Rbd也可忽略。则沟槽VDMOS的Ron主要由Rch+Ra+Repi3个部分组成。

在外延材料掺杂电阻率和厚度已定的情况下，Repi已确定，需要优化Rch和Ra。这两个部分主要由沟槽的宽度和深度决定。沟槽深度过深时，会减小外延区厚度，降低器件耐压；沟槽深度过浅时，会使基区推阱深度过深，破坏器件结构。在考虑到工艺最小尺寸时，我们选择的沟槽宽度为0.3μm，元胞宽度为1.2μm。

器件元胞结构仿真图如图2所示。

图2 器件元胞结构仿真图

2.2 抗总剂量加固设计

基于电离辐照对VDMOS器件的影响机理，在对抗辐照加固N型VDMOS器件进行设计时，在存在P环的结构上方覆盖尽量薄的场氧化层，在栅氧化层的制作工艺上尽量使用较薄的氧化层，为了保证Si/SiO2界面态足够小，在栅氧的制作温度、气氛的选择，以及后续退货温度和气氛的选择上，进行了设计和优化。

传统方法是通过减薄栅氧化层厚度来减少其电荷-空穴对数量，从而提高其抗总剂量能力[7-8]。除了减薄栅氧化层厚度之外，本器件还在工艺步骤上进行了优化，主要采取了以下措施。

a）采用先掺杂基区并高温推阱，再生长栅氧的后栅氧工艺，避免了栅氧生长之后的高温过程的热应力对其的影响。

b）严格控制栅氧生长气氛，在介质生长退火过程中用惰性气体替代氮气做退火气体，减小Si-H和Si-OH键的浓度；并加入一定的氯气，减小介质层的局部应力。

c）提高场氧注入剂量，使器件的场区边缘浓度大幅度地增加，大大地抑制电离辐射过程中的表面空间正电荷对器件漏电造成的影响。

2.3 抗单粒子加固设计

2.3.1 抗单粒子烧毁（SEB）加固设计

在设计上，我们通过以下措施来进行优化。

a）在版图设计上，减小寄生三极管发射极区面积，从而达到降低寄生NPN管放大系数的目的。

b）在工艺设计上，对于N型VDMOS，适当地增加P阱的注入剂量可以提升P基区的掺杂浓度，降低寄生三极管的基区电阻，从而降低功率VDMOS的SEB敏感度；对于P沟功率VDMOS，适当地增加N阱的注入剂量。

c）工艺设计上，还可以降低源区的掺杂浓度，降低寄生BJT的发射结发射效率，提升功率VDMOS的SEB安全电压。

d）外延材料设计上，SEB是由雪崩倍增效引起，可以在高掺衬底与低掺杂外延层之间形成一个缓冲过渡区，能有效地降低在寄生三极管电流倍增过程中，衬底和外延层之间的电场强度和电流密度，达到抑制寄生三极管开启的作用。

2.3.2 抗单粒子栅穿（SEGR）加固设计

功率VDMOS的栅极区下面是最容易发生单粒子栅穿的部位，一方面，栅下面器件表面电场的峰值位于栅氧化层下方区域，强电场将使碰撞电离率增大产生更多的电子空穴对；另一方面，栅下面入射碰撞电离产生的空穴在基区的漂移路径最长，电阻最大。

用图3所示的单粒子栅穿等效电路图进行定性描述影响单粒子栅穿的因素，CIS表示沟槽下面的电容，代表储存空穴的能力，RS表示空穴沿Si/SiO2界面的漂移电流，I（f）t模拟辐射产生的空穴沿离子入射路径漂移至Si/SiO2界面的漂移电流。RC时间常数越小，放电能力更强，能够降低功率VDMOS的单粒子栅穿敏感度。

图3 单粒子栅穿等效电路图

从上面的分析来看，我们通过以下措施来提高抗单粒子栅穿的能力。

a）版图设计上，从降低沟槽宽度来减小上述等效电容。随着沟槽宽度的增加，栅氧化层中心电场的辐射响应增强，功率VDMOS对单粒子栅穿效应更加敏感。因此，器件设计时可以通过减小沟槽宽度来降低VDMOS的单粒子栅穿敏感度，但这会引起导通电阻略微增加。

b）在工艺流程和结构设计上，可以在沟槽下方留下较厚的氧化层来提升N型VDMOS的抗单粒子辐照的加固能力。使用如图4所示的结构，可以大大地降低功率VDMOS器件的栅漏电容，减小器件的延迟时间。此结构具有3重优势：1）可以提高器件发生SEGR的LET阈值；2）可以降低器件的栅漏电容；3）可以降低器件的导通电阻约10%。另外，由于相同厚度Si3N4的击穿电压较SiO2的击穿电压高，采用SiO2+Si3N4复合栅结构有利于提高N型VDMOS器件的SEGR发生阈值。

图4 提升单粒子栅穿结构图

3 测试结果

经设计、生产并封装后的产品，其辐照前的常态电参数如表1所示。100 krad（Si）总剂量辐照后的部分电参数如表2所示。

表1 辐照前常态电参数(T A=25℃)

表2 100 krad(Si)总剂量辐照后的电参数(T A=25℃)

从表1中可以看出，该N型抗辐射加固60 V产品常态测试值为66.5 V，阈值电压为3.6 V，漏源泄漏电流为0.2μA。表2中，在100 krad（Si）总剂量辐照后，器件漏源击穿电压的测试值为66.4 V，阈值电压为2.3 V，漏源泄漏电流为0.5μA。该总剂量试验于中物院进行，辐照源为钴60γ，辐照剂量率为50 rad（Si）/s。

单粒子试验安全工作区如图5所示，该试验于近物所进行，辐射粒子为Ta，LET阈值为81.4 MeV·cm2/mg。

图5 单粒子安全工作区

4 结束语

本文介绍了一款60 V的N型抗辐射加固型VDMOS器件设计方法并进行了流片验证，采用抗辐射加固工艺等方法，有效地提高了器件的抗总剂量和抗单粒子效应能力。该器件在100 krad（Si）总剂量的辐照下，漏源击穿电压漂移-0.1 V，阈值电压漂移-1.3 V，说明该器件有抗100 krad（Si）总剂量辐照的能力。同时给出了LET值为81.4 MeV·cm2/mg的单粒子效应安全工作区。