宽带数控延时线芯片研究

王建强，秦水介

（1.贵州大学大数据与信息工程学院，贵阳 550025；2.贵州省光电子技术及应用重点实验室，贵州 550025）

1 引言

在多通道应用与多目标的跟踪过程当中，必须要满足无线通信对宽带的高要求。在无线通信市场相关需求带动下，宽带的高精度与大延时宽带数控延迟线已成为研究的重点。宽带数字通信技术的核心技术是微波信号的接收系统，其数字延迟器具有体积小，重量轻，可靠性高的优点。基于此，设计一款有小尺寸和优异微波性能的GaAs微波单片集成数控实时延迟线电路。设计选用砷化镓材料和微波单片集成电路技术，以电路和电磁场模拟相结合的方式构造，同时，延迟支路中的所有延迟位均采用常数的延迟网络。为达到高的电阻延迟精度和大量的延迟度，在设计中全面考虑了工作频率、插入损耗、总延迟、VSWR等方面的设定，最终确保实测结果满足设计的相关需求。

2 宽带数控延时线芯片相关要求

2.1 模型设计

设计基于中国电子集团公司的第十三研究所高炉生产线的相关研究，充分利用ADS仿真软件，对相关元件的平面电磁场进行建模和仿真，使用各种设备和门来开发具有延迟特性的实时数字控制延时模型。

为建立高精度的MMIC数控实时延时模型，开发一种可在芯片上进行测试的采用数字数控实时延时单元的模块电路。它包括开关功能和各种无源组件，以构成一个完整的实时延迟单元。该方法可以校准寄生的相关效应（交叉，相连，后孔弯曲等）引起的实时延迟芯片上的相关难题。同时，还需在更宽的频率范围内进行详细分析，以消除MICCNC设计过程中其他因素的影响[1]。

NC实时延迟电路的设计中需要较小的门宽有源器件。为了建立高精度且易于使用的有源器件模型，在此外制作了具有相同总栅极宽度和不同连接模式（即源、漏、栅三极的垂直及并行连接）的器件模型，电路设计版图如图1所示。此种设计布局灵活，并与已有模型完全对应，保证了模型的准确性，提高了设计的成功率。

图1 有源器件模型版图

2.2 实时延迟位的设计考虑

首先考虑低实时延迟位。为减少芯片的总面积，通常使用恒定电阻网络来实现NC实时延迟位。低实时延迟位是由两个互补FET器件控制的自切换恒定电阻器网络来实现的。与传统方法的SPDT开关相比，它具有自切换的恒定电阻网络拓扑结构，插入损耗与芯片面积都较小，且是通过耦合微带线来实现的[2]。在电路的设计过程中，无源部件采用电磁场模拟仿真设计；有源部件的设计对器件尺寸和微带线间距进行了优化，在整个工作频带内实现了平坦的延迟时间。然而，在平坦的延迟时间段内，较小的插入损耗和良好的回波损耗之间仍然需要更细致的权衡。

对于高实时延迟位，经过实验发现：当截止频率为20 GHz时，单个恒阻网络的最大延迟为16ps，对于较大的延迟位，截止频率则小于20GHz。因此，单个恒定电阻网络的延迟位减少到仅有3位。高实时延迟位采用SPDT开关延迟单元的结构来实现延迟，其拓扑结构如图2所示。这种拓扑需要四组开关设备工作在延迟及参考状态下，以实现实时延迟。其中，并联的四个开关可以改善拓扑的隔离度，而串联的四个开关将给电路带来更多的插入损耗。电阻器网络在宽频带上具有良好的延迟区域，并且延迟时间可以增加多个恒定电阻器网络的级联。

图2 恒阻网络的拓扑结构

在整个电路设计过程中，通过对大量多端口恒定电阻网络的平面电磁场仿真，优化了具有良好匹配性的单个实时延迟位。根据系统规范和芯片布局的实际要求，无需优化电路，只需级联每个基本实时延迟位即可。

3 GaAs MMIC相关设计

3.1 设计思路

GaAsMMIC的研制流程主要包括工艺加工平台与外延材料选定、元器件模型的表征、电路设计与验证、模型的动态完善与电路改进、电路测试分析、电路可靠性试验等。

综合考虑上述各方面因素，根据延迟量的不同，选取适合的延迟拓扑结构，并且通过现场仿真、随时改进来提高模型精度与设计的合理性[3]。

具体电路研制的相关指标为：

工作频率:2GHz～18GHz;

总插入损耗：＜23dB;

延时位数:6位；

延时步进:5ps；

输入驻波比：＜2.5:1；

输出驻波比：＜2.5:1；

总延时量:315ps。

3.2 GaAs PHEMT外延材料优化

与HEMT和MESFET器件相比，PHEMT器件具有器件增益高、工作温度低、电流密度大、闪烁噪声低和工作频率高等优点[4]。对其外延材料进行选取，微观结构是影响GaAs器件微波性能的重要考虑因素。通过优化多层微结构并调节每一层的浓度和厚度，可提高器件的微波性能及器件可靠性，选择合适的外延材料微观结构十分重要[5]。

PHEMT器件的特性来自于AlGaAs/InGaAs异质结的特殊能带结构。为提高器件的击穿电压，PHEMT器件结构采用双槽结构。同时采用Aias或Ingap双蚀刻工艺，以提高芯片和批次之间的一致性。根据NC延迟线单芯片的微波性能，在材料设计中将InGaP用作腐蚀终止层。InGaP和GaAs之间的掺杂浓度差很小，能够降低腐蚀终止层对PHEMT器件导通电阻的影响[6]。InGaP腐蚀终止层的厚度也做了优化，以减少对器件性能的影响。

AlGaAs层的厚度和构成需要特别考虑。为降低串联电阻，该层越薄越好；然而，如果AlGaAs层的厚度过薄，陷阱中的电子就会被肖特基势垒吸收。

3.3 延时线电路设计

工作频率、插入的相关损耗、全态幅度的波动、全态驻波比、总延时的误差等因素，在设计中都要有所考虑。首先要优化单个基本位，然后优化每个基本位的集总参数电路，以获得最佳拓扑和集总参数值。然后根据单个基比特的优化结果，进行多比特级联优化。当考虑延迟附加幅度波动和延迟平坦度指数时，每个基本延迟比特需要考虑其他基本比特的附加幅度波动。通过互补设计使每个基本位延迟附加幅度波动，可达到所有状态延迟附加幅度波动的目的。将每个基本延迟位优化到最小驻波，可在随后的完整单片实时延迟线优化中使各位之间的相互影响尽可能小[7]。

对于6位NC实时延迟线，有64个状态，128个输入和输出端口。根据真值表合并每个位并将每个位设置为不同的工作条件，所有延迟状态都可以确定数百个优化变量和目标。设计时应先针对每个简单的延迟位，然后根据级联要求对电路进行整体分析[8]。

4 延时线测试

对芯片进行片内微波测试与评估，观察测量结果与电路设计预期的吻合程度。尤其需要关注多态延迟幅度波动指数。通过电磁场仿真，精确设计微波传输每种状态的延迟精度和回波损耗。

延迟电路的测试电路图如图3所示。

图3 延时线测试电路图

电路板通过SMA连接器和同轴电缆连接到测试设备。电阻和电容值与相关器测试板上的值一致。测试电路板实物图片如图4。延时线与芯片在测试中的实际连接情况如图5。

图4 延时线测试电路板

图5 延时线测试芯片图

当输入信号为8dBm时，测得的群延迟和相位如图6所示。图中上部分是群延迟测试结果；下部分是相位测试结果。由于相位的纵轴是从-1800到1800，此处折叠了波形。频率范围为0.5 GHz～3.5 GHz，在2.5GHz下延迟范围为1ns～2ns，频率为2.5 GHz以上已发生失真。发生失真主要是由于巴伦变压器的插入损耗大于2.5GHz所致。使用网络分析仪测量群延迟的结果与实际结果存在相位差，需要把相位从-180改为180。当实际相位连续变化，网络分析仪的相位会突然变化，也会带来一定误差，后期使用网络分析仪差分计算可有一定改善[9]。与相关器测试电路板类似，由于元件和端口的重叠，输出信号的衰减也很明显。将0dBm 2GHz信号添加到输入时，通过频谱分析仪观察到输出信号的频谱。在不平衡变压器上，金属布线和匹配网络会导致大约20dB的总衰减，这对测试结果有很大的影响，难以准确地测试增益的特定值。

图6 延时线群延时测试结果

最后对设计结构进行时域测试[10]。图7给出了示波器的时域测试结果。其输入的信号功率是8 dBm，频率是500MHz。根据波形，输出的延迟为1.23ns。在使用时应使相关的测试探头直接连接到I/O已有端口，以便更改相应的网络。由实际测试可知，16级延时线的功耗为33.7mW。

图7 延时线时域测试结果

5 结束语

基于对GaAs MMIC宽带数控实时延迟线的工作原理的认识与分析，设计一套配置方案，实现了将PHEMT控制器件实际运用在宽带延时线芯片当中的技术初衷。通过版图改进设计，对延时拓扑结构进行优选，合理安排了级联顺序，为今后同类电路设计优化提供了依据。设计最终实现的GaAsMMIC宽带数控延时线模型，其芯片电路通过测试分析，展现了更好的回波损耗和更小的回波损耗插入损耗波动，证明了GaAs MMICCNC实时延迟线芯片无论是在产品性能指标上还是在制造工艺公差上，都已获得令人满意的结果。