基于数字锁相环的无人机测控链通用位同步方法

孙慧贤，张玉华，黄欣鑫，全厚德，唐友喜

(1.陆军工程大学石家庄校区，河北 石家庄 050003；2.电子科技大学通信抗干扰国家级重点实验室，四川 成都 611731)

0 引言

无人机测控链是实现无人机与地面控制站之间的数据收发的通信链路，它既能传输上行遥控指令、下行遥测数据等低速率信息，又能够传输下行的侦察图像数据等高速率信息，是无人机系统重要组成部分[1-3]。在无人机测控链接收机中，位同步的主要作用是进行位定时恢复，确定码元的最佳采样时刻。位同步电路的性能直接影响整个系统的误码率，是链路设计的关键和实现的难点[4-5]。

目前，在无人机测控链中采用的位同步方法主要有插入导频法和直接法两种类型[6-7]。插入导频法通过在基带信号中插入用于位定时的导频信号实现位同步，增加了发送功率，且接收端还须对导频信号进行反向消除，以减少导频信号对基带判决的影响。

直接法又被称为鉴相法[8]，该方法直接从接收信号中提取时钟信号或通过相位比较调整在本地时钟信号。在此类方法中，传统数字接收机位同步必须配合以外部的模拟部分，电路设计复杂，难以实现接收机的全数字化和集成化；而且在锁相过程中，需要本地采样信号的频率和相位根据鉴相误差进行调整，因而链路适应性较差。本文针对上述问题，提出了基于数字锁相环的无人机测控链通用位同步方法。

1 无人机测控链位同步方法

1.1 无人机测控链路总体设计

无人机测控链路基于软件无线电思想设计，采用跳频抗干扰通信技术体制，其发射与接收电路整体结构如图1所示。

图1 无人机测控链路发射与接收电路整体结构Fig.1 The whole structure of transmitting and receiving circuit of UAV TT & C link

发射机主要由数字处理单元、数模转换器(DAC)、射频单元构成，其中发射机数字处理单元主要完成CRC编码、信道编码、交织、QPSK调制、组帧、上变频以及跳频频表控制等。

接收机主要由数字处理单元、模数转换器(ADC)、射频单元构成，其中接收机数字处理单元主要完成下变频、频偏纠正、位同步、QPSK解调、综合处理、信道解码、CRC校验以及跳频同步控制、跳频频表控制等。

在接收机的数字信号处理中，为了恢复出发送信息，需要对解调器的输出进行周期性的抽样，每个符号抽样一次。由于接收机本地的时钟不能自发地与接收到信息的符号同步，因此必须进行符号同步的处理，才能为解调器提供同步的符号定时，获取接收码元的最佳判决时刻，这也正是位同步单元需要完成的主要功能。

无人机测控链路设计主要指标如下：

通信频率：800～840 MHz；

信道间隔：1 MHz；

中频频率：5 MHz；

码元速率：625 Kbps；

调制方式：BPSK。

1.2 基于锁相环的位同步方法

将传统锁相环与内插调整鉴相方法结合，设计用于无人机测控链的位同步方法，所设计的位同步锁相环电路结构如图2所示，主要由模数转换器(ADC)、内插滤波器、定时误差检测单元、环路滤波器和数字控制振荡器(numerically controlled oscillator, NCO)等单元构成。

图2 位同步锁相环电路结构框图Fig.2 Structure diagram of phase-locked loop

从图2可以看出，所设计的位同步锁相环是一个反馈式的环路，与传统的采用锁相环鉴相的数字接收机相比，不同之处在于该电路的采样时钟是一个自由采样时钟，与发送端时钟无关，因此接收端可在固定采样率下对基带信号进行采样。由此可见，此类接收机为开环结构。而在这种情况下，定时信息均在接收到的数字基带信号中获得，即通过接收信号调整本地采样时钟，在正确的采样时刻下输出采样获得符号信息。因此，判决输出的时钟与接收信号之间是否一致至关重要。判决输出的时钟超前或滞后都会导致误码率的增加。

环路数据处理的基本流程如下：

1) 接收信号X(t)经接收机时钟Ts采样后得到X(mTs)，输入内插滤波器，经内插滤波后，每个码元会得到一个最佳判决点或者调整过程中的中间点；

2) 定时误差检测模块利用检测算法提取定时误差，将其送入环路滤波器；

3) 环路滤波器对误差信号进行低通滤波处理，滤除高频噪声，将结果送入NCO控制器；

4) NCO控制器根据环路滤波后的误差信号，计算得到插值滤波器的再采样时钟信号enable和小数间隔uk，反馈至内插滤波器；

5) 插值滤波器根据新的enable和uk值，进行计算，得到新的内插点，送往定时误差检测单元。如此往复循环，环路就这样循环地进行自身反馈调节，从而得到正确的采样点，使环路达到稳定。

1.2 位同步电路功能单元设计

1.2.1内插滤波器

内插滤波器所做的并不是传统的内插操作，实际上是完成一个数据速率的转换。假定接收机在模数转换过程中的采样周期为Ts，信号的符号周期为T，插值的本质是从接收信号的一个符号的多个采样点中计算得出符号的最佳采样值。

设内插器输入信号为X(mTs)，内插滤波器的脉冲响应是hI(t)，输出信号的采样周期是Ti，Ti和码元时钟是同步的，那么内插滤波器的输出为：

(1)

内插滤波器的核心任务是通过内插运算和再采样时间Ti的调整，使得接收机的判决时刻点与理论的最佳判决点尽量接近。

设mk为输入采样的基本指针，k为输出采样的基本指针，则可得：

mk=int(kTi/Ts)

(2)

设小数间隔uk为最佳内插时刻和基点之间的分数间隔，0

kTi=(mk+uk)Ts

(3)

代入式(1)得：

(4)

这一关系式揭示了数字内插滤波器的运算过程。在位同步环路中，内插滤波器接受NCO控制单元的两路输出信号，一路为enable信号，对插值进行使能选择，其周期为Ti，即内插滤波器进行重采样的周期，Ti与符号周期同步；另一路信号为小数间隔uk，用于控制内插滤波器对输入信号进行内插运算。

从上述的分析可知，本文所采用的内插滤波器是一个时变的滤波器，可以根据小数间隔的不同实时更新系数，不断调整插值点，直到得到正确的插值，使环路达到稳定状态。

1.2.2定时误差检测单元设计

定时误差检测单元的作用是通过定时误差算法量化插值的相位误差。无人机测控链路调制方式为BPSK，针对此类调制方式，选择Gardner算法完成定时误差估计。此算法具有两个显著优势：一是减小了环路的计算量，每个符号仅需要采样2个点，计算量小；二是位同步与载波恢复、调制方式、载波频率和相位无关，可以先抛开载波同步研究定时同步，降低了接收机的复杂度。

以BPSK接收机为例，定时误差检测的表达式为：

en=X(n-1/2)[X(n)-X(n-1)]

(5)

式(5)中，X(n-1/2)表示连续两个符号取样时刻中点的取样值，该值能表示定时误差的大小，不能表示定时误差的超前或滞后特性。

为了表示定时误差的超前或滞后特性，利用对中间采样带点与两个判决点的差值相与的方式进行计算。如果两个判决点有符号转换，则该差值的符号就表示了误差的方向，也就确定了定时误差大小和调整方式。

通常，无人机测控链路中，常用的调制方式为MPSK、MQAM等。上述误差定时检测器对于不同的调制方式(如MPSK、MQAM)，均可以完成定时误差提取，且不受传输速率限制，具有较好的通用性。对于不同调制方式，误差定时检测器的检测灵敏度不同，需要根据具体的调制方式进行仿真计算。

1.2.3环路滤波器设计

环路滤波器的作用是滤除误差信号中的高频噪声，减小定时误差抖动，可确保环路因瞬时噪声而失锁后快速重捕获，同时控制环路相位校正的速度与精度。输入的误差估计信号经过环路滤波器后，转换为相位误差，送往NCO控制器。

综合考虑电路运算量与环路控制精度，本文采用二阶有源比例积分滤波器作为环路滤波器，其时域的递归方程为：

y(n)=y(n-1)+c1[x(n)-x(n-1)]+c2x(n)

(6)

其离散域形式为：

H(z)=C1+C2/(1-z-1)

(7)

式(7)中，

环路增益K=K0·Kd，其中，K0为NCO的增益，Kd为鉴相器的增益。鉴相器增益值可通过开环测试得到，一般为选取经过固定时延偏差的定时误差曲线的过0点斜率值[6]。

环路带宽ωn影响系统环路的收敛速度，当ωn较大时，环路锁定所需时间短，但锁定后的抖动会比较大；而当ωn较小时，环路锁定所需时间长，但锁定后的抖动较小。在实际应用中，需要综合考虑环路的收敛速度和稳定误差，根据链路的需要调整ωn值，从而达到系统的要求。

1.2.4NCO控制器设计

NCO控制器的作用是产生两个插值的控制信息，即再采样时钟Ti和小数间隔uk。NCO控制器主要由NCO递减计算模块和小数间隔计算模块两部分组成。整个控制模块工作的工作时钟为输入采样时钟Ts，当第m个采样时刻到来时，NCO的状态寄存器中的状态为η(m)，递减台阶为w(m)。根据NCO的递减工作特性可推得:

η(m+1)=(η(m)-w(m))mod(1)

(8)

为便于计算，假设NCO工作周期经过归一化处理，则w(m)为一个正小数，NCO会产生向下的溢出。此时，NCO的递减计数工作周期可由w(m)决定。而这一工作周期也正是再采样的时间间隔Ti。这是因为在每个Ts时间内，NCO都会递减w(m)，所以NCO会在每个1/w(m)个Ts周期后发生溢出，则有Ti≈Ts/w(m)。

在实际运行中，w(m)是一个初始值与环路滤波器输出的误差值之和，是一个变化的值，即

w(m)=Ts/Ti+err_loop

(9)

w(m)的实时调整使得Ti可以动态地与接收信号中的符号周期同步，确定符号的最佳判决时刻。

采用相似三角形的计算方法可以得到：

ukTs/η(mk)=(1-uk)Ts/[1-η(mk+1)]

(10)

进而可以推出小数间隔：

uk=η(mk)/[1-η(mk+1)+η(mk)] =
η(mk)/w(mk)

(11)

由于w(m) ≈Ts/Ti，故小数间隔可近似被表示为：

uk≈εη(mk)

(12)

式(2)中，ε近似为一个常数。

2 位同步方法在FPGA上的实现

2.1 位同步锁相环电路整体设计

FPGA芯片由于能提供通用计算结构，具有信号实时处理能力强，支持并行处理，广泛用于无人机测控链路的基带和中频信号数字处理。本节在FPGA芯片上，按照所提出的位同步方法，设计相应的数字电路，实现测控链路的位同步。

基于数字锁相环的位同步电路整体设计与上文所述一致，具体如图3所示。电路参数依据无人机测控链路总体参数确定，测控电路采用软件无线电低中频架构，中频频率为5 MHz，码元速率为625 Kbps，因此，从中频信号到基带信号变换中需要进行8倍下采样。

2.2 位同步锁相环电路模块设计

2.2.1内插滤波器

在实际运算中，内插滤波器就相当于一个插值函数，不需要拟合出整条曲线，只需根据小数间隔估计出再采样时刻点的样值。

本文选用了立方插值滤波器进行插值运算，在数据处理过程中，可以看作是基于拉格朗日插值多项式设计的N点内插运算：

(13)

式(13)中，Ci为滤波器系数，对该系数的计算本质上就是求插值的基函数。

下面计算本文所采用的立方内插方法计算滤波器系数，设置内插节点数N=4，内插所要求的估计值位于4个内插节点的中间，则将采样间隔Ts归一化后可以得到内插滤波器的四个系数，具体计算方法如下：

内插滤波器的逻辑电路模型如图4所示。

图3 FPGA设计整体框图Fig.3 FPGA design block diagram

图4 内插滤波器的逻辑电路模型Fig.4 Logic circuit model of interpolation filter

图4中，C_Calculate模块完成根据小数间隔将内插滤波器的四个系数C0，C1，C2，C3计算出来，内插滤波器的输入数据经过周期延时，到达对应的抽头位置，与对应的滤波器抽头系数相乘，再将乘积结果再相加，就可以得到内插的结果。

2.2.2定时误差检测

定时误差的计算采用了Gardner算法，在实际应用中又可简化为:

en=sign[X(n-1/2)][X(n)-X(n-1)]

(14)

定时误差检测单元的逻辑电路模型如图5所示。

图5 定时误差模块的逻辑电路模型Fig.5 Logic circuit model of timing error module

2.2.3环路滤波器

环路滤波器模型如图6所示，采用二阶有源比例积分滤波器，包含比例路径和积分路径两个处理路径，通过控制比例增益C1和积分增益C2调整环路的带宽和收敛速度。依据式(7)可知，计算比例增益C1和积分增益C2，需要确定环路的无阻尼振荡频率ωn、等效输出带宽BL、环路鉴相增益Kd等参数。

图6 环路滤波器的逻辑电路模型Fig.6 Logic circuit model of loop filter

在实际应用中，等效输出带宽BL可以根据信道情况酌情确定。如果信噪比较高，则可以将其设置为较小值；否则可以适当放宽该值，以便于捕获。根据1.2.3节环路滤波器设计，等效输出带宽BL设为50 Hz。

根据锁相环理论[6]，阻尼系数ξ取0.707。对于理想二阶环，无阻尼振荡频率为：

(15)

对于环路鉴相增益Kd的取值，利用开环模式环路仿真值来直接测试鉴相增益，即在环路滤波器不工作，不进行信号误差反馈以及参数更新的条件下，得到定时误差曲线，求其过零点的斜率，从而进一步求得比例增益C1和积分增益C2。

2.2.4NCO控制器

NCO控制单元的电路模型如图7所示。整个反馈环路通过环路误差来调整累减的周期，从而保证再采样时刻点Ti与符号的最佳判决点同步。

NCO控制器的核心部分就是一个循环累减计数器。在输入采样时钟Ts的控制下，NCO控制器进行循环累减计数。每次当循环累减计数溢出时，产生一个enable信号，即再采样时钟信号Ti，同时将溢出时刻的前一个Ts时刻的寄存器的状态η(m)送出。根据式(12)来计算小数间隔uk，而ε≈1/ω=Ti/Ts，是一个常数，取值为4。

图7 NCO控制单元的逻辑电路模型Fig.7 Logic circuit model of NCO control unit

3 仿真与分析

软件无线电平台采用的FPGA芯片为Xilinx公司Kintex7系列芯片中的XC7K160T，以该芯片为开发对象，在ISE 14.4为开发环境，采用Verilog硬件描述语言进行开发，仿真工具采用ModelSim SE 10.1C软件。

3.1 仿真结果

按照上文所述的电路结构进行位同步锁相环数字电路的定点仿真，系统时钟设定为10 MHz，中频频率为5 MHz，码元速率为625 Kbps。电路接收到的中频数据采用采样率为5 Msps的BPSK信号，信号的符号速率为625 Kbps，数据采用贝努利序列随机二元数据。基于FPGA的位同步锁相环定点仿真结果如图8、图9所示。

图8 基于FPGA的位同步锁相环定点仿真结果一Fig.8.Fixed point simulation results A of bit synchronous PLL based on FPGA

从图8可以看出，在位同步初始阶段，小数间隔存在小幅震荡，最终趋于平稳，同时鉴相器输出的趋势也逐渐趋于稳定小幅震荡。

从图9可以看出，在同步之后，小数间隔取值基本固定。同时，对比锁相环电路的输入数据与输出数据发现，电路可以准确跟踪输入信号采样时刻，再采样后的信号可以符号判决。

对上述仿真结果分析可知，初始时间段，环路初步不稳定状态，鉴相器误差较大，对应的环路滤波器输出也发生变化，使得NCO输出的再采样时钟信号enable和小数间隔uk发生变化。通过再采样时钟信号enable和小数间隔uk的调整，使得输出采样结果的相位跟随输入信号相位的变化，从而使得环路建立新的稳态。

当环路处于稳定状态时，鉴相输出误差处于小幅震荡，接近于0，NCO输出的小数间隔为基本为一恒定值，约为0.14。这一结果说明，二阶锁相环路对输入信号相位跳变的响应的稳态相差为零。

3.2 同步性能分析

通常，描述位同步电路的同步性能的核心指标有同步概率和同步建立时间。本文结合这两个指标，对所提出的位同步锁相环电路的性能进行仿真分析。

位同步的同步概率为是指同步的成功率。同步建立时间是指系统开机或失去同步后重新建立位同步所需花费的最大时间。从理论分析来看，基于内插的位同步算法根据采样点来计算位定时误差。在本文的算法中，每经过1个码元就会计算出1次定时误差。这一特性说明，平均每1个码元周期位同步模块进行1次误差的调整。所以，这种算法的位同步建立时间是过零点检测类位同步算法的一半。

利用仿真分析了信噪比为35 dB，20 dB，10 dB，5 dB四种情况下，位同步锁相环电路的同步性能。每种信噪比下仿真100次，统计平均同步建立时间和同步概率，结果如表1所示。通过对仿真结果分析可知，信噪比越低则同步建立时间越长，同步概率越低。

表1 不同信噪比条件下的同步时间与同步概率

此外，在实际数字电路设计中，对FPGA资源的占用情况也是一个值得关注的重要参数。表2总结了本文设计的位同步数字锁相环电路的资源占用情况。

表2 位同步电路占用FPGA资源情况

以上结果是采用ISE 14.4针对XC7K160T器件综合后得到的。从中可以看出，整个位同步数字锁相环电路所占用的资源与芯片整体拥有的资源相比，占用比例低，占用资源较少。这说明所设计的位同步数字锁相环电路运算量小，所选用的芯片完全可以支持定时同步环路的硬件工作。

4 结论

本文提出了基于数字锁相环的无人机测控链通用位同步方法。该方法采用内插调整进行本地采样信号的频率和相位调整，在不改变本地时钟的条件下来实现位定时时刻的调整，可在数字域完成全部位同步电路，具有一定的通用性。基于FPGA芯片完成了全数字位同步电路的实现，通过电路仿真实验验证了电路的有效性，并分析其同步性能。研究结果表明，所设计的位同步方法所需采样点少，易于高速实现，适合在软件无线电平台上实现，且具有检测性能不受载波相位恢复影响的优点，具有一定的通用性，可应用于其他无人机测控链位同步电路中。