高性能小数分频锁相环的研究与实现∗

2019-11-29陈海燕陈建军

计算机与数字工程 2019年11期

谢雷陈海燕陈建军

（国防科技大学计算机学院长沙 410073）

1 引言

锁相环（PLL）技术最早起源于20 世纪30 年代，锁相环随着电子工艺的进步不断发展.早期的锁相环受限于成本太高，应用范围仅限于接收机等精密仪器领域［1］。如今，随着集成电路技术的不断革新，PLL 作为提供时钟的重要模块，为芯片提供基准数字频率，被广泛应用于电子科技、有线和无线通信系统中；在多时钟和高速数字系统中，基于PLL 的频率合成器也起着提供时钟信号的重要作用。

理论上，整数型PLL只能产生在频谱上纯净和单一的N 倍于参考频率Vref 的输出频率。受到频率分辨率的限制，整数型PLL应用范围有限。小数分频PLL（Fractional PLL）可以很好地解决整数型PLL 遇到的诸如分辨率不够以及切换频率较慢等问题。

小数分频PLL 在保留整数型PLL 的结构的同时通过动态的切换反馈分频器分频系数，改变整数型PLL 的输出来完成小数功能。但是此方法会引入大量的杂散噪声，这对于PLL的噪声性能是非常不利的［2］。

为了有效抑制杂散对PLL性能的影响，进一步提高PLL 的性能。本文提出基于DAC 的噪声补偿技术，并以此为基础设计了一款高性能、低相噪、高分辨率的小数分频PLL。

2 ΔΣ小数分频PLL

2.1 传统小数分频PLL的实现及缺点

传统的小数分频PLL 通常采用累加器的方式实现，图1 给出了使用累加器的原理图。小数a 为累加器的输入，每个时钟周期累加器将数值增加a，当累加数值不超过1 时累加器输出为0，这时反馈分频器进行N 分频；当累加数值超过1 时，累加器溢出，输出为1 并将累加数值减去1 重新开始累加，此时反馈分频器进行N+1 分频。在一定周期后，得到需要的小数分频［3］。

利用累加器虽然可以实现小数分频，但是会存在瞬时频差。瞬时频差会导致鉴相器的两路信号出现相位差，相邻的相位差相互积累导致锯齿状的相位误差，形成严重的小数杂散。采用ΔΣ调制技术可以有效消除小数杂散。

图1 传统小数PLL结构图

2.2 ΔΣ小数分频PLL

基于ΔΣ调制技术的小数分频PLL 是现阶段应用最多、效果最好的一种小数分频结构［4］。图2 给出了ΔΣ小数分频锁相结构。它与传统小数分频PLL 主要的区别是在反馈分频部分增加了ΔΣ调制器。小数值设置字FN 控制ΔΣ调制器动态产生输出控制字Cout，Cout 可以控制反馈分频器的系数发生变化，从而改变PLL的小数分频值。

图2 基于ΔΣ技术的小数分频PLL

ΔΣ调制器的作用是产生瞬时整数分频比，但是不同周期产生的整数分频比不同，所以平均输出值为小数。图3 显示了ΔΣ调制器产生N.a 分频比的过程。图中ΔΣ调制器输入为0.a，输出值为0 或1，其平均输出为0.a。小数部分的输出与整数部分N 相加即可得到瞬时分频比。瞬时分频比反馈回分频器，控制分频器分频比值。

图3 ΔΣ调制器控制小数

基于ΔΣ调制技术的小数分频PLL 可以有效抑制噪声，其原理是利用ΔΣ调制器对噪声的整形特性，将小数分频产生噪声整形到高频段，然后利用PLL 本身的低通特性对输入噪声进行有效滤除，改善小数分频引起的噪声［5］。

2.3 ΔΣ小数分频PLL的杂散来源

理想情况下，PLL 输出信号的能量都集中在单一频点上，但在实际情况中，总会有功率能量分布在载波能量的两侧，这部分能量代表着噪声。相位噪声是随机干扰对载波的调相引起的，具有随机性。杂散也是噪声的一种表现形式，但通常来自于外界周期性的干扰，具有周期性，且杂散在某些频点有很高的能量［6］。因此能否有效的抑制杂散直接关系到PLL噪声性能。

小数分频PLL 中主要的噪声源主要分为两大类：参考杂散和小数杂散。

小数杂散是在PLL 的输出端以输出频率为载波，以α倍的参考频率为倍数的杂散形式，小数杂散主要来自于以下两个方面：

1）交调分量对VCO 的调制导致的杂散。由于分频器存在输入信号的泄露，导致VCO 输出频率经过反馈分频器后部分泄露至PFD。泄露到PFD的频率与参考频率的n 次谐波混频，产生对应的交调分量，其中小于PLL的环路带宽的部分会通过低通滤波器，导致输出信号频谱出现杂散［7］。

2）小数分频PLL 结构中数字ΔΣ调制器导致的杂散。ΔΣ调制器将输出量转化成模拟量时，因为电路的非理想性，ΔΣ调制器的量化噪声会产生非线性失真，从而导致无法避免的杂散。常见的ΔΣ小数分频PLL 大都采用数字ΔΣ调制器，数字ΔΣ调制器导致的杂散是PLL输出噪声的关键噪声源［8］。

3 基于ΔΣ结构的DAC补偿技术

尽管基于ΔΣ结构的小数分频PLL 可以进行一定程度的噪声整形，但其本身引入的量化噪声，尤其是全数字ΔΣ调制器带来的大量带内噪声是不可忽略的［9］。通过牺牲环路带宽可以滤除部分噪声，但是环路带宽设计过小会导致其他性能的恶化，因此带宽对噪声的抑制作用相对有限［10］。通过DAC噪声补偿技术可以大大提升PLL的带内噪声性能。

3.1 DAC技术

DAC 是数模转换器（Digital-to-Analog Converter）的简称。DAC 完成将输入的模拟量转换为数字的输出量的功能［11］。图4 给出了一个简单的DAC原理图。DAC 输入端接收到n位数字量，DAC 受参考频率Vref的控制，逐拍输出对应的模拟量。

图4 DAC转化原理图

3.2 DAC噪声补偿技术在小数PLL中的应用

在小数PLL 中采用DAC 噪声补偿技术的主要目的通过补偿ΔΣ调制器引入的量化噪声，打破对带宽的严格限制［12］。在PLL的设计过程中，带宽始终是一个折衷的设计指标。就PLL系统而言，环路带宽对VCO 的噪声滤除效果呈现高通滤波特性，所以在不恶化其他性能的前提下，环路带宽应尽可能地大。但是由于引入了ΔΣ调制器，ΔΣ调制器会使很多低频噪声抬升至高频，此时一味的增大环路带宽又会影响PLL的噪声性能。

对于PLL系统来说，鉴相器和电荷泵引入的量化相相位误差不仅与输入频率有关，而且受到反馈分频器输出的控制。在调制器稳定工作的情况下，该误差可以被预测。因此，可以通过在压控振荡器的输入端注入补偿量的方法消除相位误差对输出带来的影响。

图5 给出了一种采用DAC 补偿技术的小数分频型PLL 结构图，在预测数字ΔΣ调制器产生量化噪声后，通过DAC 向电荷泵注入补偿电压，从而改善PLL的噪声性能。

在理想情况下，DAC补偿技术可以完全消除量化误差的影响。实际情况中，由于DAC 设计过程中存在的不匹配等问题，DAC在对量化噪声补偿的同时，本身也在引入量化噪声，使得补偿效果达不到设计要求。ΔΣDAC 技术可以进一步提高补偿效果。

图5 使用DAC的小数分频型PLL结构图

ΔΣDAC 技术的核心思想是在不严重影响输出精度的情况下，通过截位的方式把输入的宽位数字量变为窄位数字量。减小数字量的位数既可以降低对DAC 精度的要求，又可以减小DAC 工作时的功耗。

其他如DAC 匹配技术、动态元件匹配技术等也常用于提升补偿效果的设计中。

4 设计与仿真

4.1 PLL整体结构设计

PLL 电路整体结构如图6 所示。PLL 由前分频器、鉴频鉴相器、电荷泵、比例积分环路滤波器、压控振荡器、后分频器、反馈分频器组成。

4.2 锁定状态仿真

在TT-corner 下对PLL 整体进行仿真，仿真结果如图7 所示。在输入参考频率为26MHz 的情况下，PLL 正常锁定在1.5GHz，满足输出要求。锁定检测模块在6.69μs发出锁定检测信号，PLL 上电锁定时间为1.83μs，满足快速锁定要求。

4.3 抖动性能仿真

抖动是数字系统信号完整性测试的核心内容之一，是时钟和串行信号最重要的测量参数。从时钟抖动的来源分析，PLL 的抖动可以分为两大类：确定性抖动和随机抖动［13］。

确定性抖动是由各种可识别的干扰信号造成的，如EMI 辐射、电源噪声、同步切换噪声等，这种抖动幅度是有边界的，而且可以通过电路设计优化把干扰源消除或大幅降低。确定性抖动是可以重复的、可以预测的抖动。而随机抖动因为没有可以识别的模式，所以是不能预测的［14］。

图6 PLL整体结构图

图7 PLL锁定状态仿真

图8 给出了本款PLL 在TT-corner 下的确定性抖动仿真图，确定性抖动为28.95ps。

图8 确定性抖动仿真

4.4 相位噪声仿真

相位噪声是对时钟信号噪声特性的频域表征方式，表征时钟信号频率的稳定度，是指偏离载波频率处带宽噪声与载波信号总功率的比值，单位为dBc/Hz［15］。本款PLL 相位噪声如下图所示，在100KHz 和1.0MHz 处的相位噪声分别为-78.4924 dBc/Hz和-91.1615 dBc/Hz。

图9 相位噪声曲线

4.5 PLL版图

本文实现的小数分频PLL基于UMC28nm 标准工艺，版图如图10所示，芯片面积为0.06mm2。

图10 PLL版图

4.6 性能参数分析

对版图后带寄生参数的电路进行仿真，得到如表1 所示的性能参数。本文基于UMC28nm 工艺设计了一款小数分频PLL，PLL 可以稳定工作在1.5GHz，分频精度达24 位，在100kHz 频偏处的相位噪声仅为-78.4924dBc/Hz，充分证明本文采用的噪声补偿技术起到了很好的效果，锁相环设计满足高性能设计要求。