容偏差灵敏放大器研究与实现∗

张 立 姚 荣 方 华

（上海高性能集成电路设计中心 上海 201204）

1 引言

灵敏放大器（Sense Amplifier，SA）是数据Cache的关键部件之一，它在整个数据Cache 电路的功能、性能和可靠性方面起着不可忽视的作用［1］。其工作原理是在数据Cache 访问存储单元中信息时，放大存储单元位线上的小差分信号；它所起到的作用有缩短数据Cache 的读取操作时间、减小位线电压的摆幅、提高读取速度同时降低功耗［2～3］。

在通常情况下，数据Cache 存储单元两条位线上的放电摆幅比电源电压要低，这中设计能够很好地降低由于位线的充放电而带来的时序延时和功耗。如果在存储阵列的内部，即使很小的信号摆幅也可以有很大的噪声容限，然而它连接存储阵列外部电路时，两位线上的电压摆幅太小，只能将其分别放大到高电平“1”和低电平“0”。如此可以使外部电路顺利地读出数据Cache 存储单元中的内容，可以保证输出结果的正确性［4～5］。一般情况下，两个输入信号为两条位线的电压信号，并且它们之间的高低电平相差很小，而两个输出信号则是标准的高低电平逻辑信号，如图1 所示，图中Vin1和Vin2为两输入信号，Vout1和Vout2为两输出信号。

图1 灵敏放大器输入输出信号变化图

另一方面，随着集成电路制造工艺的不断发展，存储阵列容量的不断增加，芯片集成度的不断增高，数据Cache 的设计工作将越来越具挑战性。由于存储单元器件的充电、放电能力比较弱，所以当数据Cache 对存储单元进行读取数据操作时，位线电压的摆幅变化会比较小，并且需要花费很长的时间才能使位线上的电压达到能够驱动器件的摆幅。这时数据Cache 中的灵敏放大器就可以充分发挥出它的作用了［6］。所以，灵敏放大器应有以下几个特性［7］：

1）可以从数据Cache的bitcell中检测到微小的差分信号，并且放大到高电平“1”和低电平“0”，进而保证读出数据的有效性。

2）因为位线上的耦合电容会很大程度上影响访存速度，所以灵敏放大器应该具备降低或消除这种耦合电容的能力。

3）高增益的灵敏放大器能够降低位线上的电压摆幅，进而大幅度降低数据Cache 的工作功耗以及提升其读取速度。

本文将基于先进工艺，完成一款低功耗容偏差型灵敏放大器的研究与设计，以满足现有数据Cache的读取数据需求。

2 灵敏放大器结构

本文设计的SA结构如图2。

图2 灵敏放大器结构图

本文设计的SA 结构为电压锁存型，如图2 所示。其中，P管M6为预充平衡管，在预充时平衡BL和BL_bar的电压。P管M7和M8为预充管，负责预充BL 和BL_bar 以及复位SA。P 管M4 和M5 为去耦管，负责SA 工作时分离输入输出，并减小BL 和BL_bar 上的耦合电容。M0、M1、M2、M3 为互补反相器对，即为锁存器。M11、M12、M13、M14 为dout和dout_bar 输出反相器，让输出信号转换为数字信号，并提升其驱动能力。N 管M9、M10 为开关管，由信号SAEN控制。

电压锁存器型灵敏放大器工作时分为四个阶段［8～9］：

1）预充：当prech信号有效时，通过预充管对位线（BL）和位线非（BL_bar）充电到电源电压VDD，V1和V2点也预充到高电平VDD，SA复位。

2）第一阶段：字线（WL）开启，打开的bitcell（存“0”节点）下拉位线BL 或者BL_bar，相应另一侧会维持电源电压，当下拉至位线差为120mv 左右时，电压差传递至V1 和V2 点为100mv 左右，SAEN 信号有效，SA开始工作。

3）第二阶段：SAEN 信号为“1”时，SA 开始工作，M4、M5关闭，隔离位线耦合电容，V1和V2点维持原先的电压差（100mv），M9、M10 开启，V1 和V2点同时被M0和M2两N管下拉，直到PMOS开启。

4）第三阶段：PMOS 开启，V1、V2 电压低的一方，控制的PMOS 优先开启，并对另一方进行电流回充，由正反馈形成快速的放大作用。

3 物理实现

容偏差灵敏放大器的版图设计如图3 所示，在规划此版图设计的时候应注意以下几点：

1）整体布局都应相互对称，采用半边设计，再镜像调用；

2）敏感器件（图中虚线部分）采用中心对称的方式设计，从物理设计上保证SA的内部平衡性；

3）敏感器件用屏蔽线（接VSS）包围，增强SA的整体抗干扰能力，这也是其容偏差型的一大保证；

4）放大管采用大于两倍最小管长的方式设计，以增加该结构的抗工艺偏差能力，这点将在下一章节中重点予以分析；

5）采用非最小规则进行版图设计，虽然该SA的整体设计面积不是很大，但其内关键信号间的走线都应拉开足够大的距离，避免互相之间产生串扰影响SA的工作效率［10～11］。

图3 容偏差灵敏放大器晶体管布局

对该结构的灵敏放大器单独进行10000 次Monte Carlo 后仿分析（基于40nm 工艺），分别在125℃/0.72V、85℃/0.8V、25℃/0.88V 这三种条件下，每种分析2 种差分输入（10mv 和20mv）。进而测量该灵敏放大器fire（saen有效）后到数据输出端的延时，即SA的自身延时；另一方面检测该灵敏放大器是否能在当前环境下将信号准确放大，即SA 在各情况下的良率。仿真数据如表1所示。

表1 容偏差灵敏放大器Monte Carlo仿真数据表

从以上数据可以得出：

1）新工艺下的该灵敏放大器单独工作在20mv差分输入时Monte Carlo分析良率达到100.00%；

2）在以上几种情况下该结构的灵敏放大器在差分电压为10mv 时，蒙特卡洛仿真都或多或少的有Failed情况出现；

3）该灵敏放大器性能受差分电压的影响很明显，差分电压越大，其自身延时越小、速度越快、抗偏差能力越强；

4）温度的降低和电压的升高，都会降低该灵敏放大器的工作效率以及良率。

4 容偏差分析

随着工艺水平的不断发展，工艺进入了纳米尺度，随机掺杂波动（Random Dopant Fluctuation）等工艺偏差（Process Variation），及噪声影响愈加明显，严重影响着灵敏放大器的性能、可靠性［12］。对容偏差设计方法的研究分析已是存储器设计中一项重点［13］。因此对于灵敏放大器的容偏差研究，即设计一款可靠性高的灵敏放大器是数据Cache 设计研究中的重中之重［14～15］。

下面将基于40nm工艺的HSPICE仿真数据，对本文设计的灵敏放大器在完整数据Cache（包含bitcell的放电时间）中进行读数容偏差分析。

表2 L=80nm、slope=100ps条件下电压型放大器的时序开销和良率表

通过Hspice 仿真，在高电平电压VDD=0.85V，温度T=75℃的前仿条件下，当放电管沟道长度设置为2 倍最小管长L=80nm，信号saen 的变化斜率slope=100ps时，得到的时序开销和仿真良率在不同的差分电压下如表2 所示，当差分电压降到30mv的时候，良率开始出现问题。

表3 L=40nm、slope=100ps条件下电压型放大器的时序开销和良率表

在高电平电压VDD=0.85V，温度T=75℃的前仿条件下，当放电管沟道长度设置为最小管长L=40nm，信号saen的变化斜率slope=100ps时，得到的时序开销和仿真良率在不同的差分电压下如表3所示，当差分电压降到50mv的时候，良率就出现问题，可见管长的增加有利于抗工艺偏差。

表4 L=40nm、slope=20ps条件下电压型放大器的时序开销和良率表

在高电平电压VDD=0.85V，温度T=75℃的前仿条件下，当放电管沟道长度设置为最小管长L=40nm，信号saen 的slope=20ps 时，得到的时序开销和仿真良率在不同的差分电压下如表4 所示，当差分电压降到50mv的时候，良率出现问题，但由于信号saen 变化斜率slope 的减小，良率进一步下降。信号saen 的slope 改善，反而降低了良率，由此可见，信号saen的slope变缓，可以抗电位偏移。

综上所述，放电管的沟道长度L 和saen 信号的slope 值都将影响整个灵敏放大器的可靠性。沟道长度越长、saen 信号的变化斜率越大，灵敏放大器的抗偏差性越好，其可靠性越高。在数据Cache 中该结构的灵敏放大器在差分电压100mv 时各情况均能正常工作，且良率为100.00%，可靠性得到保证，工作频率超过2.5GHz。

表5 两种锁存器型灵敏放大器仿真结果对比表

将该结构的灵敏放大器与一般电流锁存器型灵敏放大器进行性能比较，如表5 所示，可以发现本文中的SA 性能有明显优势，响应速度比后者将近快40%；且可靠性也很有优越性，后者在差分电压为50mv 的时候就已经开始出错，可以说本文中的SA 在30mv 差分电压下的性能相当于后者在50mv差分电压下的性能。

5 结语

本文设计了一款新工艺下的容偏差灵敏放大器结构，采用全定制的方法实现，上层数据Cache可直接调用该结构进行读写数据处理，具有可控性强、灵敏度高、抗工艺偏差能力强等优点。对该结构进行了电路层次和版图层次的简单分析，并对其单独工作时最优差分电压的探索，由实验表明其能在差分电压为20mv 下良率达到100.00%，且在同环境下与电流锁存器型灵敏放大器进行性能比较。最后通过该结构在完整数据Cache 中Hspice仿真分析，证明该灵敏放大器为容偏差型，可靠性进一步得到保障，能够满足数据Cache 2.5GHz的工作频率需求。