基于FPGA的SDR FM接收机的设计

张俊涛，薛　莹，艾春艳(陕西科技大学电气与信息工程学院，西安710021)



基于FPGA的SDR FM接收机的设计

张俊涛*，薛莹，艾春艳
(陕西科技大学电气与信息工程学院，西安710021)

摘要:针对模拟元件制做的传统接收机的相关设备由于工作频率较高导致对元件参数要求高，电路布局布线困难等问题，提出一种利用FPGA芯片作为接收机的重要组成部分，结合简单外围硬件电路共同组成接收机的新方法。通过FPGA的差分I/O引脚完成接收机的模数转换功能，在集成设计环境Vivado中通过调用IP核的方法实现数字下变频和信号解调等功能。实验结果表明，该系统具有成本低、响应快、可靠性高的特点。

关键词:软件无线电;数字信号处理; FPGA;数模转换; IP核;接收机

软件定义的无线电SDR(Software Defined Radio)其核心技术是可以建立各种灵活的无线通信系统，这些系统可以支持多频段多模式，可以通过编程来支持新的通信标准，可以通过无线加载实现动态升级，可以不更换硬件而支持各种增值服务，甚至可以重新定义空中无线接口［1－4］。基本思想就是将宽带模数转换尽可能地靠近射频天线，尽可能早地将接收到的模拟信号数字化，最大程度地通过软件来实现电台的各种功能［5］，随着现代数字电路的高速发展，特别是高速度高精度ADC、DSP、FPGA及软件无线电技术的发展，无线通信系统中数字化体制逐渐取代模拟体制［6］。

1　系统总体设计

本文采用FPGA来构建SDR接收机平台，总体结构图如图1。去掉了放大器、A/D转换器等传统的外围模拟电路，节省成本，实现全数字化的控制。该系统分为4个主要部分: (1)模数转换部分，创建出基本天线和简单的差分电路，将输出的差分信号连接至FPGA的I/O引脚，使得该天线接收到的射频信号传输到FPGA芯片上，完成了模拟信号与数字信号的转变，得到了1 bit数字信号; (2)数字下变频部分，将上述转换的1 bit数字信号利用FPGA芯片中的IP核功能实现数字信号的下变频处理，这部分包括用数字控制振荡器NCO (Numerically Controlled Oscillator)产生可控的正弦波和余弦波，然后利用乘法器与1 bit数字信号相乘，最后经过积分梳状滤波器CIC(Cascade Integrator Comb)降低采样速率; (3)频率解调部分，该部分将经CIC滤波器得到的速率降低的数字信号输入鉴相器得出所需频率的数字信号，然后输入低通滤波器，通过其用简单平均法对音频信号进行滤波，改进输出信噪比，最后利用脉宽调制模块(PWM)使数据流随后进入并在其输出端上生成脉冲信号，通过I/O引脚向耳机输出音频信号，利用耳机可以作为低通滤波器，脉冲信号经过滤波可得到驱动耳机的比例模拟值; (4)控制部分，添加机械旋转增量解码器来控制接收机的调频和音量。最终可以接收调频87．5 MHz～108 MHz之间频率的频道搜索。

图1　接收机总体结构图

2　系统硬件设计

系统几乎完全用FPGA来构建接收机平台，省略了放大器或分立滤波器等传统模拟组件的使用(如图2所示)实现了节约成本，电路结构优化的两大突出性能优势。

图2接收机硬件组成部分

2．1 1-bits差分信号模数转换设计

FPGA不能直接处理模拟信号因为FPGA自身不带有A/D转换器，因此传统方法需要在FPGA芯片的前端增加数模转换电路或者数模转换芯片，将采集的模拟信号转化成数字信号后再进行后续的数字信号处理工作。这样的传统方法需要大量的模拟电路，增加了成本对于产品的利润造成了很大影响，另外模拟电路会带来很多的干扰，如电磁干扰和噪声等，干扰有的使传输的信息产生错误，有的使电压超过电路的极限。

为了解决上述问题，考虑到FPGA芯片具有差分I/O接口(如图3)、芯片上差分缓冲器和低电压差分信号LVDS(Low Voltage Differential Signaling)，LVDS传输支持速率一般在155 Mbit/s(大约为77 MHz)以上，LVDS物理接口使用1．2 V偏置电压作为基准，提供大约400 mV摆幅。

图3　差分I/O接口输入工作的特性参数

差分输入缓冲器(IBUFDS)原语在正负终端之间灵敏度极高。经测试显示低至1 mV的峰峰差分电压足以让IBUFDS在0和1之间摆动。图4显示了所设计的输入电路。在本实现方案中，电阻R1、R2和R3在IBUFDS的终端P和终端N处生成普通电压。接收到的信号通过耦合电容C1馈送给终端P。交流信号经N侧的C2电容滤波后，其可用作交流基准信号。就此电路而言，FPGA将天线摄入的FM广播信号成功转换为1 bit数据流。

图4　差分缓冲器的天线馈入

图5　差分电路Proteus仿真图

为了确定简单差分电路搭建成功，以及确定电阻电容的取值大小在Proteus上进行了仿真，结果如图5，使用运放来代替FPGA中的差分I/O引脚，给定一个正弦信号源，信号通过搭建的差分电路得到在2管脚处的比较电压为2．49 V，当3管脚处接收到的电压小于2．49 V时输出0，大于时输出1，以此得到1，0的方波。

2．2控制器设计

将控制器模块连接到机械旋转增量编码器和LED上，该模块从增量编码器获得脉冲信号，以调节NCO的输出频率以及PWM模块控制的音频音量，两个旋转增量编码器控制无线电的频率和音量。每个编码器输出两个脉冲信号，旋转方向和速度可由脉冲宽度和相位确定。状态机和计数器可将旋转状态转变为频率控制字和音量控制字。与此同时，对频率音量值进行解码，并显示在7段LED上。

3　系统软件设计

3．1数字下变频设计

数字下变频技术是实现用软件来完成传统需要用硬件完成的工作的关键。其将中频信号数字下变频至零中频，且使信号速率降至通用FPGA器件能处理的速率的技术，同时，数字下变频也是数字信号处理中运算量最大、速度要求最高，也是最难实现的部分。

3．1．1设计环境—Vivado

Vivado的设计理念就是一个以IP为核心的设计理念。Vivado Design Suite提供业界首款即插即用型IP集成设计环境并具有IP集成器特性，从而解决了RTL设计生产力问题。

本设计的主要部分实现采取直接调用Vivado IP核的方法(如图6)，充分利用其即插即用的功能;然后利用MODELSIM进行仿真，以确定软件设计的正确性。

数字下变频由本地振荡控制器NCO(Numerically Controlled Oscillator)、混频器、积分梳状滤波器CIC (Cascade Integrator Comb)三部分组成，基本结构可分为可编程下变频模块与高效抽取模块［2］。

图6　数字下变频的软件结构图

3．1．2可编程数字下变频模块设计

在FPGA中NCO采用直接数字频率合成DDS (Direct Digital Synthesizer)的方法来设计，因此直接调用DDS IP核。建立新工程后在工程管理中选择IP目录，然后选择DDS IP核，弹出IP核设置界面，在此可以更改数据以期得到满足各种数据的DDS IP，图7是DDS IP核设置界面，图8是仿真图。在生成的DDS compiler(6．0)中相位增量定义了合成器的输出频率。标准的DDS具有以下参数:时钟脉冲Fc=100 MHz，相位累加器的数据位宽N=18 bit。根据要求NCO要输出两路频率介于87 MHz～108 MHz之间的正、余弦信号，设时钟频率为Fc= 100 MHz，主要参数频率控制字与输出信号频率和参考时钟频率之间的关系为:

图7　DDS IP核设置界面

频率分辨率为:

由式(1)和式(2)得:频率分辨率0．02 Hz，频率控制字为199C9F0A，设置参数后点击“OK”生成IP。

由NCO得到到正、余弦信号分别和1-bits数字信号相乘。混频器IP核设置界面如下(如图9所示) :混频器实现DDS输出的正余弦序列信号为16 bit数据，所以设置A通道位16 bit，B通道设置10 bit，结果输出位27 bit。

图8　NCO的仿真波形

图9　混频器IP核设置界面

3．1．3高效抽取模块设计

CIC滤波器是对混频器输出的正交信号进行降采样。单级的CIC滤波器的旁瓣电平比较大，阻带衰减差，单级的阻带衰减为13．46 dB，因此应采取N级级联的方法，这样总的阻带衰减数为13．46N dB，但是N级的CIC在增大阻带衰减时，也增大带内容差，所以最多5级级联［7－8］。

CIC滤波器的IP核设置界面如下(如图10所示)，仿真图如下(图11所示) :选择Decimator(抽取滤波器)，采用三阶低通抽取滤波器，Rate factor(抽取因子)为采样系数选择16，最终得到I/Q两路正交信号。

图10　CIC IP核设置界面

图11　CIC的仿真波形

3．2 IQ基带信号频率转换为音频信号的解调设计

图12显示了可将I/Q基带信号频率转换为音频信号的频率解调器。用ROM中的查找表提取I/Q数据的瞬时相位角，整合I/Q数据并用作ROM地址，随后ROM输出相应复角(Complex Angle)的实部和虚部，接下来进行差异操作，按一下触发器就会延迟相角数据;从原始数据中减去非实时数据，所得结果刚好为所需的音频数据。为了改进输出信噪比，通过低通滤波器用简单平均法对音频信号进行滤波。

频率解调器的8 bit音频数据流输出可根据音量控制参数缩放，并发送到8 bit PWM模块。PWM脉冲的占空比反映了音频信号的强度。脉冲在FPGA 的I/O引脚处输出，且通过电容驱动耳机。这里，耳机发挥低通滤波器的作用，去除音频信号中残余的脉冲的高频成分。

图12　IQ基带信号频率转换为音频信号

4　系统测试

利用频谱仪首先测量天线接收的信号，直接馈入得到频谱图如下(图13所示)，经观察得可接收到87．5 MHz电台，因为仪器选择局限所接收到的带宽较小，所以还不能较好的接收到108 MHz以上大的频率。

图13　天线直接馈入频谱图

随后将1-bits差分电路接入到频谱仪再进行测试得到波形图和频谱图如图14、图15所示。

图14　1-bits电路接收信号的波形图

电压的有效值可以达到123 mV，可以使得电压在差分引脚的输入端产生电压偏差，得到1，0的信号序列。由天线直接馈入接收到的电台87．5 MHz，在经过差分电路后依然可以接收到，并且可以正常收听，噪声较小，这是因为1 bit采样生成的噪声量化的结果，可以大幅度降低信噪比。

图15　1-bit电路接收信号的频谱图

随后又测试得到FPGA的各项参数，将其与现有的FM收音机作对比表1所示。

随后又测试得到FPGA的各项参数，将其与现有的各品牌收音机比较(如表1)。

表1　各品牌收音机的对比数据

由表1比较可知由FPGA所做成的接收机在频率范围、灵敏度、信噪比这几个方面与其他成品不相上下，但是在音质方面不如标准FM收音机，这个是需要改进的地方，希望进一步的研究可以在立体声方面有所突破。

5　结束语

本文设计了基于FPGA的SDR FM接收机系统，通过FPGA的优点，实现了全数字化的控制功能。与传统的接收机系统相比，该系统利用FPGA差分缓冲器代替了ADC，几乎简化掉了所有模拟电路，具有成本低、实现速度快等特点，弥补了原来系统成本高、实现复杂等不足;证明了FPGA的I/O引脚能有效成为接收机中的1 bit模数转换器。该技术较为满意的体现了宽带模数转换尽可能地靠近射频天线这一基本思想，具有广泛的应用前景和推广价值。

参考文献:

［1］刘威，李莉，陈海燕．基于FPGA的软件无线电同步系统设计与实现［J］．电子器件2014，37(4) : 674－678．

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［3］李晓陆，余翔，王琳．软件无线电技术及其发展［J］．移动通信，2009，10(20) : 13－17．

［4］向新．软件无线电原理与技术［M］．西安:西安电子科技大学出版社，2008: 128－131．

［5］张福洪，赵晓红，戴绍港．宽带数字中频设计［J］．电子器件，2009，32(5) : 920－923．

［6］宋晓鸥．基于软件无线电的地下通信接收机设计与实现［J］．电子器件，2014，37(4) : 669－673．

［7］姜岩峰，张东，于明．数字接收机中CIC滤波器的设计［J］．电子测量与仪器学报，2011，25(8) : 671－674．

［8］李凯．基于FPGA的数字下变频的研究与实现［J］．中国科技博览，2012(28) : 178－180．

［9］花昀，侯立军．几种FM数字解调算法比较［J］．山西电子技术，2007(5) : 72－74．

张俊涛(1966－)，男，陕西西安人，教授，硕士生导师，研究方向为软件无线电、信号与信息处理、EDA技术及应用，zhangjt@ sust．edu．cn;

薛　莹(1988－)，女，陕西西安，硕士研究生，研究方向为信号与信息处理、EDA技术及应用，1413206957@qq．com;

艾春艳(1988－)，女，陕西榆林，硕士研究生，研究方向为信号与信息处理、FPGA应用，aichunyankk@ 163．com。

Digital DC/DC Converter Based on DSP with High Light Load Efficiency*

SHI Yongsheng*，YU Bin，WANG Xifeng，XU Mengyun，ZHANG Qingfeng，WANG Wenjing
(College of Electric and Information Engineering，Shanxi University of Science and Technology，Xi’an 710021，China)

Abstract:In order to improve the light load efficiency of analog switching power supply，the design of digital power based on DSP is proposed．In light load condition，by using Burst control signals for primary switches(Q1～Q4) and in lighter load condition，by closing synchronous rectifier(SR1，SR2)．The light load efficiency is increased remarkably．The system arithmetic and software design is given in detail based on the principle of phase shifted full bridge and Burst mode．Finally，to verify the perfect performance of digital control，a digital power supply prototype of 600 Watt is made．Its results indicate，in 10 percent load condition，the efficiency reaches 85 percent，and in 5 percent load condition，the efficiency is higher than 70 percent．

Key words:digital power; light load; DSP; phase shift full bridge; high efficiency

doi:EEACC: 1290B10．3969/j．issn．1005－9490．2015．02．022

收稿日期:2014－07－31修改日期:2014－08－31

中图分类号:TN851

文献标识码:A

文章编号:1005－9490(2015) 02－0332－06