基于延迟锁定环技术的数字脉宽调制器的设计与实现

宋慧滨，梁　雷，王永平，李　菲，孙伟峰(东南大学国家专用集成电路工程技术研究中心，南京210096)



基于延迟锁定环技术的数字脉宽调制器的设计与实现

宋慧滨*，梁雷，王永平，李菲，孙伟峰
(东南大学国家专用集成电路工程技术研究中心，南京210096)

摘要:介绍了一种新型的基于数字延迟锁定环DLL(Delay Lock Loop)技术的混合数字脉宽调制器DPWM(Digital Pulse Width Modulator)结构，该结构用可编程延迟单元PDU(Programmable Delay Unit)构成延迟线，通过DLL调节算法，动态地调整PDU的延迟时间，从而消除了延迟线的延迟时间受工艺、温度、工作电压的影响，提高了PWM的调节线性度，适用于数字控制开关式电源SMPS(Switched-Mode Power Supply)，可以大幅度的提升系统的性能。同时，此种结构的DPWM适合FPGA验证和流片实现。采用CMOS 0．18 μm工艺对所提出的结构进行了设计与实现，DPWM占用面积0．045 7 mm2，芯片测试结果非常好，可以进行工程应用。

关键词:开关电源;数字脉宽调制;数字延迟锁定环;可编程延迟单元

随着数字控制开关电源已成为各大公司和科研机构的研究热点，出现了多种DPWM结构，各种结构都有自身相应的应用场合。DPWM模块在数字控制电源中起到DAC的作用，输入信号是补偿电路输出的占空比命令信号，输出是脉宽调制信号。PWM的调节精度直接影响输出电压纹波，所以DPWM模块的研究有很大的工程应用和理论指导价值［1－3］。

本文首先介绍了几种传统的DPWM实现结构和他们的应用场合［4］;第2部分给出了基于DLL技术的DPWM的设计及仿真结果，包括QuartusⅡ仿真、前仿真、版图以及后仿真信息;第3部分是芯片测试波形，最后一部分为结论。

1　传统的DPWM结构

1．1计数器方式

计数器形式是理想的DPWM的实现方式，可以实现百分百的PWM调节线性度，达到非常高的性能［5，6］，计数器的计数频率［7］为:

其中fo是开关频率，n是所要求的DPWM的分辨率，可以得出:计数器的计数频率是按照2的幂次方形式增长的，当开关频率达到MHz，fs可以达到百兆，如:

现今的DSP或者FPGA是很难达到如此高的频率。可以看出，计数器形式的DPWM适用于开关频率比较低的场合，可以达到很高的性能，其原理图如图1所示。

图1　计数器形式DPWM原理图

1．2延迟线方式

延迟线DPWM的功耗是所有DPWM实现方式中最小的，这是其最大的优点［6，8］。但是，延迟线有两个缺点: (1)如果时间分辨率是ts，DPWM的分辨率是n bit，单个延迟单元的延迟时间为to(to≤ts)，那么需要的延迟单元的个数为:

可以看出，当DPWM分辨率要求很高时，延迟线方式所需要的延迟单元的个数按照2的幂次方方式增长。如:开关频率是1 MHz，DPWM分辨率为9 bit，时间分辨率ts=1 μs/512=1．953 ns，假如延迟单元的延迟时间是0．4 ns，那么需要的延迟单元的个数是:

此数值会随着工艺尺寸的减小、DPWM分辨率的提高递增，会有很大的面积开销。其次，PVT特性不理想，标准延迟单元的延迟时间会随着PVT的改变而变化，导致了PWM调节的非线性，使得系统性能降低。

可以看出，由于延迟线DPWM面积大和调节非线性的缺点，在实际应用中很少单独使用。延迟线形式DPWM的原理图如图2所示。

图2　延迟线形式DPWM原理图

1．3混合形式DPWM

计数器方式和延迟线方式两种DPWM实现方法都有缺点，在DC-DC应用中很少单独应用，混合型DPWM平衡了面积和功耗，应用非常广泛［9］。

混合型DPWM结合了计数器结构和延迟线结构的优点，同时又避免了两种调制方式的缺点，达到面积和功耗的平衡。混合型DPWM利用计数器进行粗调节，延迟线进行细调节实现所需功能。但是，由于该结构中用到了延迟线，所以也会出现延迟单元的延迟时间受到PVT的影响，降低了PWM的调节线性度。混合型DPWM原理图如图3所示。

图3　混合形式DPWM原理图

2　DLL DPWM设计与仿真

为了解决传统混合型DPWM的PWM调节非线性的问题，本文提出了一种基于DLL技术的DPWM结构，如图4所示，有效的解决了该问题。

图4　DLL DPWM原理图

图5　DLL DPWM设计顶层原理图

其工作原理和传统的混合型DPWM结构类似，所不同的是将原来的延迟线用DLL控制器和振荡环替换。本设计分为4个模块:控制信号产生电路、振荡电路、清零信号产生电路和PWM输出逻辑电路，图5所示为全数字DLL型DPWM电路系统顶层原理图。

2．1控制信号产生电路

控制信号产生电路的原理图如图6所示，输入32 MHz的系统时钟经过一个5分频器之后输出6．4 MHz的时钟，此6．4 MHz的时钟作为一个6 bit计数器的计数时钟，计数器的输出值和占空比命令信号的高6位进行比较，用于产生PWM清零信号，同时进行位或操作产生100 kHz的时钟信号，此时钟信号的上升沿拉高PWM。

2．2振荡电路

图6　控制信号产生电路原理图

振荡电路的原理如图7所示，输入的时钟信号clk_6_4M触发振荡电路进行振荡，经过DLL的调节作用，最后输出相位差恒定的7路脉冲信号，此7路脉冲信号和clk_6_4M信号将一个1个6．4 MHz的时钟周期均分为8等分，作为后续多路选择器的输入信号，实现DPWM低三位的分辨率［10］。主要包括可编程的延时单元线(PDU_line)和DLL控制器两大部分。

PDU工作原理由多个延迟单元构成一个延迟线电路，从延迟单元后引出多路延迟信号输出，具体的延迟单元的个数由具体的工艺和所需要的延迟时间决定。根据本次选择的工艺，选择16个延迟单元。图8为第n个PDU电路原理图。

图7　DLL振荡电路原理图

图8　PDU电路原理图

DLL控制器工作过程:以振荡电路输出的最后一路脉冲信号Q8的上升沿作为采样信号，采样clk_6_ 4M的基准时钟信号，如果采样到低电平，说明可编程延迟单元的总延迟时间不够，需要加大总延迟，如果采样到高电平，说明可编程延迟单元的总延迟时间过大，需要减小总延迟。在本设计中，有8个PDU，每个PDU中可调节的延时单元数为16个，因此，每个PDU的延迟时间控制端口需要4bits，那么控制模块就需要输出32 bit(8×4 bit)的控制字。

本设计采用移位寄存器的方法来实现DLL控制算法:控制寄存器(control_reg)初始化值是32’b1000 _0000_0000_0000_0000_0000_0000_0000，当需要增大延迟时，control_reg算术右移一位，这样就增大了控制字‘1’的数目，也就相应的增大了PDU的总延迟;当需要减小延迟时，control_reg算术左移一位，这样就减少了control_reg中的‘1’的数目，也就相应的减小了可编程延迟单元的总延迟。

Verilog HDL代码运用综合编译DC(Design Compile)后，得到与制造工艺相关的门级电路网表，然后利用Hsim仿真软件仿真，图9所示为软件仿真得到的仿真时序图。由图可以看出‘1’信号从sel1［2］往右移，延迟时间加大，直到‘1’信号移至sel6［3］，使得其在‘1’和‘0’之间跳变，表示Q［8］信号的相位和参考时钟clk_6_4M保持一致，延时已经满足要求达到了DLL的目的。

图9　振荡电路仿真时序图

2．3清零信号产生电路和输出逻辑电路

图10所示为清零信号产生电路与PWM输出逻辑电路原理图，在每个比较周期的开始，即控制信号产生电路的计数器输出duty_MSB［5: 0］为0时刻，通过对D触发器的是终端产生一个上升沿信号，将PWM信号置高电平VDD，此高电平维持到PWM_clr信号有效，然后将PWM信号下拉至低电平; PWM_clr信号为清零信号产生电路的输出，该部分的工作原理和混合型结构DPWM电路类似。

图10　清零信号产生电路与PWM输出逻辑电路原理图

2．4系统版图及后仿真结果

系统版图如图11所示。占用面积是0．045 7 mm2。

图11　DLL DPWM版图

占空比分别为0、32%、100%的仿真波形分别如图12～图14所示。

图12　占空比为0的PWM波形

图13　占空比为32%的仿真

图14　占空比为100%的仿真

3　芯片测试结果

芯片的测试结果如表1所示。

表1　芯片测试结果

用MATLAB进行拟合，得出如图15的波形，图15中，‘*’为理想曲线，‘□’为实测曲线，可以看出，PWM的调节线性度是非常好的，接近1。

图15　实测和理想拟合曲线

4　结论

本文介绍了一种新型的全数字DLL DPWM结构，并且予以了设计与实现，实测结果性能非常好，可以进行工程应用。对于不同的应用场合，如高频高分辨率，需要其它结构的DPWM，所以对DPWM的研究具有很高的理论指导和工程应用价值。

参考文献:

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［10］Majd G Batarseh，Wisam Al-Hoor，Lilly Huang．Chris Iannello and Issa Batarseh．Segmented Digital Clock Manager-FPGA Based Digital Pulse Width Modulator Technique［C］/ /Power Electronics Specialists Conference，2008: 3036－3042．

宋慧滨(1963－)，女，汉族，高级工程师，大学本科，工作单位东南大学国家专用集成电路工程技术研究中心，主要研究微电子学方向，shb@ seu．edu．cn。

Design of SDR FM Receiver Based on FPGA

ZHANG Juntao*，XUE Ying，AI Chunyan
(Shaanxi University of Science and Technology Institute of Electric and Information Engineering，Xi’an 710021，China)

Abstract:The high operating frequency of the traditional receiver and related equipment made by analog components leads to high requirements of the component parameters and circuit layout．Focused on this problem，a new method is presented by using a high-speed digital processor chip FPGA as an important part of the receiver，combined the simple peripheral hardware circuit into the complete receiver．FPGA differential I/O pins can be used as a comparator to complete the conversion function; the method of invocating IP core in Vivado integrated design environment can realize the digital down-conversion and signal demodulation function．The experimental results show that，the system has the characteristics of low cost，fast response，high reliability．

Key words:software radio; digital signal processing; FPGA; digital to analog conversion; IP core; receiver

doi:EEACC:625010．3969/j．issn．1005－9490．2015．02．021

收稿日期:2013－07－02修改日期: 2013－07－25

中图分类号:TN761．9

文献标识码:A

文章编号:1005－9490(2015) 02－0327－05