一种可变位速率的位同步器的设计与仿真

江火平

（西北工业大学 明德学院，陕西 西安 710016）

位同步是在数字通信系统接收端提取码元定时的过程[1]。位同步是数字通信系统接收端的关键技术，它是正确采样判决的基础。它的正确性直接影响到接收机的性能。位同步要求定时脉冲的频率和相位分别等于位速率和不同判决准则下的要求 （码元结束时刻、码元中间或者其他时刻）。一般情况下，位同步脉冲的相位在码元中间。

实现码同步信息的方法通常有插入导频法和直接法两大类[2]。目前，直接法的应用范围较广。直接法是从接收的数字波形中提取它所携带的同步信息。它基本可分为两种：一种是首先对接收到的基带数据进行某种非线性变换，使新得到的脉冲序列包含码同步信号的频率分量，然后用窄带滤波器等提取码同步信号；另一种是不对数据进行非线性变换，直接利用数据流中码元“0”、“1”之间的转换来恢复码同步信号。

目前，遥测体制主要是采用传统的PCM/FM技术。随着实际的需求，遥测系统的码速率日益提高。这就要求高码速率的位同步器与之相适应。如果每改变一种码率而重新设计一种位同步器的话，这将严重增加开发成本。特别是在系统设计阶段，需要经常修改码速率来码组不同的需求。

本文所提的位同步器是采用数字频率合成器（DDS）和锁相环（PLL）的技术实现不同码速率的位同步，它具有良好的实用性和可实现性。

1 位同步器原理

1.1 数字锁相环位同步器

数字锁相环[3]（DPLL）位同步器具有体积小，成本低，可靠性高等优点，避免了模拟器件所固有的温漂、VCO非线性、器件易饱和等缺点，因而在同步数字通信系统中得到广泛的应用。

图1给出了数字锁相环位同步器原理框图[2]。这种技术现在已广泛应用于固定码速率的遥测系统中。它主要由高稳定度晶振、分频器、相位比较器、序列滤波器和控制器组成。其中，相位比较器是用来比较接收码元和本地产生的位同步信号的相位，相位误差信号超过要求时，产生超前或滞后脉冲，用以调整位同步信号的相位，直至满足精度要求。序列滤波器是用来降低实际电路中的噪声和干扰对位同步器的影响。它在提高位同步可靠性的同时，也延长了同步建立时间。在理想情况下，位同步器不使用序列滤波器，用超前或滞后脉冲分别代替减脉冲或加脉冲。控制器用来调整分频器的输入时钟频率，根据加脉冲或减脉冲指令来完成增加或减少一个时钟。分频器是对输入时钟进行分频，可用一个计数器来实现。但是，分频数M通常是已知的，等于晶振时钟和码速率的比值。晶振时钟是高稳定度振荡器产生的信号经过整形后形成的周期性脉冲。

图1 数字锁相环位同步器原理图Fig.1 Schematic diagram of digital phase-locked loop bit synchronizer

数字锁相环是目前使用较多的一种技术，具有工作频率高、宽带、频谱质量好、控制灵活、体积小和成本低等优点，但是其频率分辨率低、频率建立时间长、相位噪声性能较差和码率适应性差。

1.2 直接数字频率合成器

直接数字频率合成器[4]（DDS）技术是对于一个周期正弦波连续信号，以等量的相位间隔对其进行相位和幅度抽样，得到一个周期性的正弦信号的离散相位的幅度序列，并且对模拟幅度进行量化，量化后的幅值采用相应的数据编码。这样就把一个周期的正弦波连续信号转换为一系列离散的二进制数字量，然后把这些值存入只读存储器ROM中，每个存储单元的地址即是相位取样地址，存储单元的内容是已经量化了的正弦波幅度。这样的一个ROM就构成了一个2π周期内相位取样相对应的正弦函数表。对于一个连续的正弦波信号，其角频率ω可以用相位斜率Δφ/Δt表示，即当角频率ω为一定值时，其相位斜率Δφ/Δt也是一个定值。此时，正弦波形信号的相位与时间成线性关系，即φ=ω/Δt。根据这一线性关系，在一定频率的时钟信号作用下，通过一个线性的计数时序发生器产生的取样地址对已得到的正弦波形存储器进行扫描，进而周期性地读取波形存储器中的数据，其输出通过数模转换器及低通滤波就可以合成一个完整的、具有一定频率的正弦波信号。

DDS的基本原理框图如图2所示。它主要由晶振时钟源、相位累加器、波形存储器、数模转换器、低通平滑滤波器组成。在参考时钟的控制下，频率控制字K通过相位累加器得到相应的相位字，经过波形存储器进行相位-幅度变换输出不同的幅度编码，再经过数模变换器得到相应的阶梯波，最后经低通滤波器对阶梯波进行平滑，即得到由频率控制字K决定的连续变化的输出波形。经过DDS合成信号的频率稳定度和晶体振荡器的稳定度是一样的。

图2 DDS原理框图Fig.2 Schematic diagram of direct digital synthesize

当DDS正常工作时，在晶振时钟源的控制下，相位累加器通过频率控制字K来不断地对该相位增量进行线性累加，当相位累加器计数量程时就会产生一次溢出，从而完成一个周期性的工作，这个工作周期即是DDS合成信号的一个频率周期。DDS输出信号波形的频率和频率分辨率可表示为：

其中，fout为输出信号频率，fmin为输出信号分辨率，K为频率控制字，N为相位累加器字长，fc为晶振时钟源的工作频率。

由式（1）和（2）可知，DDS输出信号的频率fout主要取决于频率控制字K。但是，fout并不是任意取值。由抽样定理知，fout的最高输出频率不得大于fc/2。一般，实际工作时输出频率小于fc/3较为合适。相位累加器字长N决定DDS的频率分辨率。同时当N增大时，DDS输出频率的分辨率也越高。

DDS采用全数字化结构，具有频率转换时间短、频率分辨率高、相位噪声低等许多优点。但DDS有2个明显的不足限制了其进一步的应用：一是合成频率较低；二是输出频率杂散分量较大，频谱纯度不如锁相环合成器PLL。

2 可变码率位同步器

随着计算机技术和遥测技术的快速发展，固定码速率的码同步器已不能适应这种需要，它要求码同步器的码速率可以任意设置并且连续可变，能适应多种输入码型，并能输出多种码型，以适应不同场合的遥测系统及功能要求。

DDS是一种全数字的开环系统，而PLL是一种闭环系统。它们是两种不同的频率合成技术，不可互相替代，只能互相补充，本文采用将二者结合的办法，构成DDS和PLL组合系统，满足不同码速率的遥测系统的需求。

2.1 原理框图

图3给出了可变码率同步器原理框图。它具有DDS和PLL的优点。实际遥测系统的码速率与频率控制字K存在一一对应关系。在改变码速率时，只需改变频率控制字K即可。

图3 可变码率位同步器原理框图Fig.3 Schematic diagram of variable bit rate bit synchronizer

2.2 FPGA实现

可变码率位同步器的FPGA实现框图[5]如图4所示。位同步输出时钟有两个时钟信号，分别是与码元完全同步的Clk0和与码元相差180°的Clk180。当同步时钟与码元信号的相位误差小于DDS的分辨率时，位同步器将认为是完全同步。因此，实际遥测接收系统中最好用与码元相差180°的时钟来采样，这样能确保采样的正确性。

图4 可变码率位同步器的FPGA实现框图Fig.4 Realization diagram of variable bit rate bit synchronizer using FPGA

3 仿真结果

图5和图6给出了不同码率情况下的位同步器仿真图。仿真条件为：Verilog程序[5]，Modelsim6.5软件，晶振时钟源频率为fc＝100 MHz，分别对码率为2 Mb/s和10 Mb/s的遥测系统[6]进行仿真。

图5 2Mb/s码同步器仿真图Fig.5 Simulation figure of synchronizer with 2Mb/s bit rate

图6 10Mb/s码率仿真图Fig.6 Simulation figure of synchronizer with 2Mb/s bit rate

由图5和图6可以看出，位同步器可以实现不同码率的位同步功能，在不同码率之间只需改变频率控制字即可。仿真结果表明，由DDS和PLL组合成的位同步器具有很高的稳定性和可实现性。

4 结 论

采用DDS和PLL实现的位同步器可以适应不同码速率的遥测系统的需求，这将大大降低开发成本。同时，这种位同步器可以直接通过FPGA实现，采用全数字软件实现，可靠性高。另外，只需通过改变输入的频率控制字就可改变所需位时钟频率，具有易操作性。

[1]季仲梅，杨洪生，王大鸣.通信中的同步技术及应用[M].北京：清华大学出版社，2008.

[2]樊昌信，张甫翊，徐炳祥.通信原理[M].5版.北京：国防大学出版社，2006.

[3]Floyd M.Gardner.锁相环技术[M].3版.姚剑清，译.北京：人民邮电出版社，2007.

[4]曾菊容.基于FPGA和DDS技术的任意波形发生器设计[J].现代电子技术，2010（24）：98－100.ZENG Ju-rong.Design of random waveform generator based on FPGAand DDS technique[J].Modern Electronic Technology，2010（24）：98－100.

[5]周润景，苏良碧.基于Quartus II的数字系统Verilog HDL设计实例详解[M].北京：电子工业出版社，2010.

[6]李英丽，刘春亭.空空导弹遥测系统设计[M].北京：国防工业出版社，2006.