一种载波同步的实现方法

2013-06-05孙东张刊秦江

火控雷达技术 2013年1期

孙东张刊秦江

(西安电子工程研究所西安 710100)

1 引言

同步是通信系统中一个重要的实际问题。当采用同步解调或相干检测时，接收端需要提供一个与发射端调制载波同频同相的相干载波。这个相干载波的获取就称为载波提取，或称为载波同步。

在接收机中，有两种基本的方法处理载波同步。第一种方法是插入导频法。通常在频域插入一个导频信号，接收机通过提取导频，使本地振荡器与接收信号的载波频率和相位同步。接收机通过一个锁相环(PLL)获取并跟踪导频分量，由于PLL具有窄带宽，因此不会明显受到携带信息信号频率成分的影响。第二种方法是直接法，不需要传输导频，直接从已调信号中恢复载波同步信号。在实践中，这两种方法都有所应用。但第二种方法具有一个明显的优点，即全部发送功率分配给携带信息的信号传输[2]。

本文采用直接法实现载波同步，介绍了用FFT+PLL+CIC基于FPGA实现载波同步。通过比较用PLL+CIC技术和FFT+PLL+CIC组合技术的实现情况，来说明FFT+PLL+CIC实现载波同步的优缺点。

2 系统结构与原理

图1为系统总体结构图，信号通过FFT来减小本振与输入信号载波之间的频差，然后通过PLL实现高精度的载波同步，其主要模块原理介绍如下。

图1 系统结构图

2.1 锁相环——同相正交环法

利用锁相环(PLL)提取载波的一种常用方法——同相正交环法如图2所示。加于两个相乘器的本地信号分别为压控振荡器的输出信号cos(wct+θ)和它的正交信号sin(wct+θ)。

设输入的已调信号为m(t)coswct，则

经低通滤波后的输出为

用v7去调整压控振荡器输出信号的相位，最后使稳态相位误差减小到很小的数值。这样压控振荡器的输出v1就是所需提取的载波。

图2 同相正交环法提取载波

对于数字电路，需要将输入模拟信号进行AD采样变成数字信号，然后将数控振荡器代替压控振荡器，其他模块作相应的转化。

2.2 FFT原理及目的

FFT是DFT的快速算法，DFT的定义如下(其中WN=e－j2π/N):

其目的是实现信号时域到频域的转换，本文通过FFT得到信号的频谱，从而确定输入信号的频率范围，并通过修正频率控制字来控制数控振荡器使本振信号与输入信号的频差缩小到±的范围内。其中fs为AD的采样率，N为作FFT的点数。

2.3 CIC滤波器

CIC滤波器是无线通信中的常用模块，一般用于数字下变频(DDC)和数字上变频(DUC)系统[2，3]。随着无线通信中数据传输率的增加，它的应用变得尤为重要。CIC滤波器的结构简单，没有乘法器，只有加法器、积分器和寄存器，适合工作在高采样率。而且，CIC滤波器是一种基于零极点相消的FIR滤波器，已经被证明是在高速抽取或插值系统中非常有效的单元。

CIC滤波器包括两个基本组成部分:积分部分和梳状部分。单级CIC抽取滤波器如图3所示。其中D是设计参数，称为微分延迟，M代表采样率降为原来的1/M，其传递函数为:

其传递函数的幅频响应为:

图3 CIC抽取滤波器

随着频率的增加，旁瓣电平不断减小，当DM≫1时，第一旁瓣电平为2DM/3π，它与主瓣电平的差值为:

可见单级CIC滤波器的旁瓣电平较大，阻带衰减较差。为降低旁瓣电平，可以采用多级CIC滤波器级联的方法来实现。假设有N级级联，则阻带衰减为单级衰减的N倍。本文采用三级级联CIC滤波，则其第一旁瓣与主瓣电平的差值为3×13.36=40.08dB。

为简化运算将三级级联CIC滤波器的实现框图简化如图4所示(取D=1)。

图4 三级级联CIC滤波器的实现框图

3 基于FFT+PLL+CIC利用FPGA实现载波同步

基于FFT+PLL+CIC实现载波同步其本质是首先利用FFT来实现接收信号时域到频域的转换，通过频谱得到接收信号的载频的估计值。然后通过频率控制字控制数控振荡器来输出该估计载频值的正余弦信号，接着将系统切换到锁相环模式，利用PLL及CIC低通滤波降采样，实现最终的载波同步和工作频率的下降。

其实作FFT其本身是一个比较复杂的运算，也是功耗比较高的运算过程。但通过前期一小段时间的FFT处理将频偏缩小，对后续的采样率的降低奠定基础。因采样率越低，PLL能锁定的频差越小，所以如果没有FFT做的前期工作，要锁定相同频偏实现载波同步就要有高的采样率来保证，并且此时锁相精度也相应变差。频差太大，锁相时间变长，甚至会出现失锁。图5为FFT+PLL+CIC实现载波同步的原理图，定时控制器的开关切换根据FFT处理时间来定。

图5 FFT+PLL+CIC实现载波同步的原理图

FFT使用Xilinx的IP核实现，图6作1024点FFT，输入信号为16位。

其中 XN－RE[15:0]，XN－IM[15:0]为 x(n)的实部和虚部，XK－RE[26:0]，XK－IM[26:0]为 X(k)的实部和虚部。XN－INDEX[9:0]，XK－INDEX[9:0]分别为 x(n)，X(k)的序列号。START触发FFT的开始，RFD表示x(n)的读取状态，BUSY表示运算进行中，DONE和EDONE表示运算结束。

Costas环路主要模块包括NCO、CIC低通滤波、鉴相器、环路滤波器等[5]。对于NCO，在本设计中，频率控制字选32位，采样率400MHz，中心频率为130MHz，则其频率控制字为1395864371，低通滤波器的设计使用xilinx的IP核，通过Matlab中的fdatool工具生成滤波器系数实现CIC低通滤波。环路鉴相器使用一个简单乘法器实现。环路滤波器在整个Costas环路中非常关键。环路滤波器数字化模型如图7所示。

图7中的输入为鉴相器输出直接得到的结果，输出直接送到NCO模块。K1、K2的计算公式为:

其中，ζ为环路阻尼系数，工程上一般取0.707;ωn为环路阻尼振荡频率，T为NCO频率控制字的更新周期，K为环路总增益。

下面通过一个具体实例来讲解FFT+PLL+CIC技术与用PLL+CIC的比较。本文采用的AD为400MHz的采样率，如图4所示通过三级级联CIC滤波将采样率降到4MHz(取M=1000)，实现低通滤波，再作1024点FFT，通过修正可以使本地信号和接收信号的频偏缩小到4kHz范围内(FFT作1024点是因为锁相环在4kHz范围是进入快捕带)。通过理论计算和简化运算，本例取K1=1024，K2=128，这样就能实现[f0－2MHz，f0+2MHz]输入信号和本地信号的同步，如图8所示。而如果用PLL+CIC进行载波同步，其通过三级级联CIC滤波将采样率降到4MHz，而其能锁定的接收信号范围比较窄，通过实验其载波同步动态范围约为[f0－200kHz，f0+200kHz]，其中 f0为本地信号频率，这里取130MHz。图8为FFT+PLL+CIC实现载波同步的仿真图，图9为未实现载波同步前的信号放大图，图10为实现载波同步后的信号放大图。