人工智能芯片先进封装技术

田文超，谢昊伦，陈源明，赵静榕，张国光

（1.西安电子科技大学机电工程学院，西安 710071；2.西安电子科技大学杭州研究院，杭州 311231；3.上海轩田工业设备有限公司，上海 201109；4.佛山市蓝箭电子股份有限公司，广东 佛山 528051）

0 引言

人工智能芯片也称AI 芯片，是人工智能产业最重要的硬件之一。从广义上看，能执行AI 算法的芯片都被定义为AI 芯片；从狭义上看，AI 芯片特指为加速AI 算法而特别设计的芯片[1-3]。总的来讲，所有专门为AI 任务量身定做的芯片都被认为是AI 芯片。AI 芯片具有高效性、低功耗、智能化、专用性、可编程性等特点，广泛应用于智能设备、无人驾驶、5G 通信等领域。

AI 芯片最重要的是算力和功耗[4]，在后摩尔时代，AI 芯片的算力提升和功耗降低越来越依赖具有重布线层（RDL）、硅通孔（TSV）、硅中介层、微凸点等技术特点的先进封装技术。目前先进封装技术大致分为扇出型（FO）封装技术、2.5D/3D 封装技术和Chiplet 技术[5]。

本文从AI 芯片的分类与特点出发，对相关典型先进封装技术进行分类与总结，在此基础上，对先进封装中晶圆、TSV、微凸点以及RDL 等结构面临的可靠性问题以及封装散热问题进行总结，并针对结构中出现的热、电、机械等可靠性问题提出了相应的解决方法，最后面向AI 应用对先进封装技术的未来发展趋势进行展望。

1 AI 芯片

1.1 AI 芯片分类

按照技术架构分类，AI 芯片可分为GPU、FPGA、ASIC 和类脑芯片，4 种芯片的特点如表1 所示。

表1 AI 芯片分类与特点[6-7]

GPU：主要用于处理图形、图像方面的数据运算[6]。GPU 融合了大量高效的运算单元和快速内存，拥有卓越的浮点运算性能和并行处理速度，相比于传统的CPU，GPU 更适合解决AI 算法方面的问题。

FPGA：与传统的CPU 不同，FPGA 允许用户根据不同的应用需求，通过硬件描述语言对芯片上的基本门电路和存储器进行重新配置。一旦完成重新配置，FPGA 内部的电路就固化成实际的连线，从而实现用户所需的功能。FPGA 在应对尚未完全确定功能需求以及需要不断迭代完善算法的情况时表现尤为出色。但是使用FPGA 需要通过硬件描述语言来定义硬件，从而实现软件算法，因此用FPGA 来实现复杂的AI算法有一定的技术难度。

ASIC：一个为某种特定应用设计并全面定制的AI 专用芯片。区别于FPGA，ASIC 芯片不能通过改变电路来增加功能。相对于GPU 来说，ASIC 显示出优越的计算性能、低功耗以及低成本。因此，它特别适合对设备端性能功耗比具有极高要求的移动设备[8]。

类脑芯片：又被称为神经模拟芯片，它是一种创新的芯片架构，其功能的实现主要模拟人脑的神经网络运行原理，具备感知以及认知等功能[9]。类脑芯片性能强大且通用性强，但开发难度大，目前仍处于研发阶段[10]。

1.2 AI 芯片发展现状

英伟达、英特尔、高通等芯片厂商凭借其丰富的经验和技术实力，迅速布局人工智能领域，目前这些厂商在GPU 和FPGA 领域已拥有近乎垄断的优势地位。2015 年起，全球众多知名的网络及IT 企业，包括谷歌、IBM、微软、苹果以及亚马逊等，也开始涉足人工智能芯片的研发工作，以寻求解决计算能力受限问题的方法。2016 年，谷歌推出了专门为开源框架TensorFlow 设计的TPU 芯片，将该芯片应用于人工智能应用AlphaGo，其以压倒性的实力击败围棋冠军李世石，这一举动进一步促进了人工智能的发展，并巩固了谷歌在AI 领域的领先地位；2017 年，微软推出名为Project Brainwave 的项目，该项目是基于FPGA 芯片建造的低延迟深度学习系统，使微软能够更高效地提供各种人工智能服务；2023 年4 月，谷歌公布TPU V4 技术细节，相比于TPU V3，计算性能提升了10倍。

目前，我国在高端通用芯片领域与国外先进水平相比仍存在一定差距。部分自主研发的芯片仍需借助国外成熟的ARM 架构和IP 核等技术进行设计，自研能力相对较弱。不过人工智能技术在诸如安全防范、自动化驾驶、智能设备等行业的广泛使用进一步催生了国产AI 芯片的崛起，我国一些新兴企业，如寒武纪、壁仞科技、云天励飞、瀚博半导体等，也开始研发出具有自身特点的AI 芯片。国内外典型AI 芯片产品如表2 所示。

2 先进封装技术

封装技术的发展史大致分为4 个阶段：第1 阶段（1970 年以前）是元件插装时代，主要采用直插型封装（DIP）等技术，电子元件被手工插入电路板的孔中，尺寸较大且制造过程相对简单；第2 阶段（1970—1990年）是表面贴装时代，主要采用小外形封装（SOP）等技术，元件开始直接贴装在印刷电路板表面，从而实现更紧凑的设计；第3 阶段（1990—2000 年）是面积阵列封装时代，主要采用球栅阵列封装（BGA）、倒装芯片等技术，这些封装技术进一步提高了芯片的集成度和性能，同时增强了电路板对热应力和机械应力的抵抗能力；第4 阶段是2000 年以来的先进封装时代，特点是采用堆叠、异构集成、精密互连等技术。传统封装与先进封装（以2.5D/3D 和FO-WLP 为例）对比如表3所示。

表3 传统封装与先进封装对比

2.1 FO 封装

FO 封装的设计原理是芯片焊盘通过“扇出”的方式从芯片的边缘通过RDL 和焊锡球连接到PCB 上[10]。图1 为FO 封装和扇出区域示意图，RDL 工艺让芯片可以使用的布线区域增加，充分利用芯片的有效面积，达到降低成本的目的。FO 封装技术完成芯片焊球连接后，芯片无需使用封装载板便可焊接到PCB 上，这样有助于缩短信号传输距离，提高电学性能。

图1 FO 封装和扇出区域示意图

FO 封装的工艺流程可分为Chip First 工艺和Chip Last（也叫RDL First）工艺，其工艺流程如图2 所示。Chip First 工艺是指先贴芯片后加工RDL，先将单一芯片放置在用临时键合材料或热释放胶带（TRT）处理过的衬底上，再用环氧树脂（EMC）包覆成型并固化，然后去掉衬底后再加工RDL。但在EMC 工艺流程中，衬底翘曲和键合材料软化会导致芯片偏移和RDL的错位。Chip Last 工艺是指先加工RDL 然后再贴装芯片，在该流程中，RDL 结构既可以进行电子测试，也可以进行目测检查，以确定芯片良率，该工艺适合于良率至关重要的大型I/O 芯片。

图2 FO 封装的2 种工艺流程[13]

目前FO 封装已广泛应用于人工智能、5G 通信、毫米波雷达等领域。国内外厂商在FO 封装的基本架构上研发出了许多各具特点的FO 封装技术，如台积电InFO、日月光扇出型基板芯片封装技术（FOCoS）、华天科技eSiFO、长电科技XDFOI。

2.1.1 台积电InFO

InFO 是台积电于2016 年推出的一种FO 封装技术，其封装结构如图3 所示[11]。InFO 技术将芯片直接放置在基板上，使用RDL 来互连芯片和基板，无需使用引线键合，该RDL 在晶圆表面形成，给键合垫片重新分配更大的间距，从而允许更多的I/O 连接，实现了更紧凑和高效的设计。

图3 InFO 封装结构[14]

苹果A10 处理器被应用于2016 年发布的iPhone 7中，该处理器利用了台积电16 nm FinFET 工艺和InFO 技术。借助这些先进技术，AP 与LPDDR 得以成功地整合在一起，从而为接下来数年的移动封装技术发展设定了全新的标杆。台积电凭借InFO 封装这一关键技术，成功拿下苹果A 系列处理器订单，从此整个半导体行业开启了研发FO 封装的浪潮，并衍生出许多新应用，如InFO-oS、InFO-MS、InFO-AiP 等[15]。

2.1.2 日月光FOCoS

FOCoS 为日月光2021 年推出的一种FO 封装技术，主要分为Chip First（FOCoS-CF） 和Chip Last（FOCoS-CL）2 种技术流程的解决方案，封装结构如图4 所示。FOCoS-CF 解决方案利用封胶体分隔RDL 以改善芯片封装交互作用（CPI），在RDL 制造阶段降低芯片应力上的风险以及提供更好的高频信号完整性。FOCoS-CL 方案则是先分开制造RDL，再整合多个Chiplet，该方案有助于解决传统晶圆级工艺流程中因为RDL 不良率高所造成的芯片额外损失的问题。

图4 FOCoS 封装结构[16]

FOCoS 解决了传统覆晶封装将SoC 组装在基板上的局限性，将2 个或多个芯片重组为扇出模块，再置于基板上实现多芯片以及Chiplet 的整合。FOCoS 具有多达5 层的RDL 互连、1.5 μm/1.5 μm 的线宽/ 线距以及34 mm×50 mm 的大扇出尺寸，且不需要硅中介层。FOCoS 能够应用不同制程扇出平台技术达成最佳电性能和连接性能，以优化多芯片异质和同质整合，该技术的发展提供了突破性的上板可靠性和卓越的电性效能，可广泛应用于HPC、人工智能、机器学习和云端等不同领域。

2.1.3 华天科技eSiFO

晶圆级嵌入式硅基扇出技术（eSiFO）是华天科技2015 年开始研发，2018 年开发成功且具有自主知识产权的一种先进FO 封装技术。相较于传统的eWLB 技术，eSiFO 封装的成本更低，翘曲更小，有效解决了塑封过程中存在的芯片偏移问题，同时具有较好的热管理能力[17]。

eSiFO 封装结构如图5 所示，eSiFO 封装技术采用硅片作为支撑，在硅基板上进行干法刻蚀，形成凹槽，然后将芯片正面朝上，牢固地固定在凹槽中，最后用真空压膜填补支撑片与芯片之间的空隙[17]。芯片和硅圆片表面构成扇出结构，在这个扇形结构上，可以进行多层布线和焊接，然后进行切分、隔离以及封装。

图5 eSiFO 封装结构[18]

由于具有超薄、超小型和系统级封装（SiP）集成特性，eSiFO 封装可实现高成品率，因此该技术特别适合消费电子、汽车电子、医疗电子和航空航天电子等对可靠性要求较高的领域。使用eSiFO 的ASIC、电源管理单元（PMU）和传感器也在开发中。在不久的将来，使用eSiFO 的应用处理器引擎（APE）等大型芯片的封装也将得到研发[19]。

2.1.4 长电科技XDFOI

多维扇出封装集成（XDFOI）是长电科技于2021年面向Chiplet 异构集成应用推出的以2.5D TSV-less（无TSV）为技术特点的新一代封装技术，其封装结构如图6 所示，2022 年长电科技XDFOI Chiplet 高密度多维异构集成系列工艺进入稳定量产阶段，其主要用于对集成度和算力有较高要求的FPGA、GPU 和5G芯片等领域。

图6 XDFOI 封装结构[20]

XDFOI 技术在线宽/线距可达到2 μm/2 μm 的同时，还可以实现多层布线层，该技术可将有机重布线堆叠中介层厚度控制在50 μm 以内，微凸点中心距为40 μm。这种创新的封装方案允许在更薄和更小的单位面积内进行高密度的各种工艺集成，从而达到更高的集成度、更强的模块功能和更小的封装尺寸。同时，XDFOI 技术还具备在封装体背面进行金属沉积的能力，通过有效提高散热效率，为芯片提供良好的热管理。此外，根据设计需求，该技术还可以增强封装的电磁屏蔽能力，从而提高芯片成品的良率和可靠性。

相比于2.5D TSV 封装，XDFOI 封装具有更低的有效成本、更灵活的架构设计、更卓越的性能和更好的可靠性。XDFOI 封装技术可以满足各种高端芯片的需求，包括FPGA、CPU、GPU、ASIC 和5G 芯片等，同时也可以为Chiplet 和异构封装提供完整的解决方案。此外，XDFOI 运用了超狭小间距凸块互联技术，该技术使封装体内可容纳更多的芯片、高带宽内存以及无源器件。

2.2 2.5D 封装

2.5D 封装是指通过在芯片之间插入中介层来进行高密度互连的一种异构芯片封装，可以实现多个异构芯片的高密度线路连接，使芯片集成在一个封装中。按照中介层的结构，2.5D 封装可以进一步分为RDL、硅中介层与嵌入式互联桥3 种实现形式[21]。2.5D封装结构如图7 所示。

图7 2.5D 封装结构

2.5D 封装兼具2D 和3D 封装的特点，具有硅中介层和TSV 2 大技术特点的2.5D 先进封装技术可以把内存、GPU 和I/O 集成到一块基板上，可有效提升传输带宽和计算效率，并大幅减少应用处理器和存储器芯片的面积，实现了成本与性能之间的完美平衡。

2008 年，赛灵思将其大型FPGA 划分为4 个良率更高的较小芯片，并将这些芯片连接到硅中介层，2.5D封装由此诞生。经过多年发展，2.5D 封装已衍生出多种各具特色的封装技术，其中的代表技术有英特尔嵌入式多裸片互连桥技术（EMIB）、台积电片上晶圆基板封装（CoWoS）、三星I-Cube。

2.2.1 英特尔EMIB

EMIB 最早于2008 年提出，后经改进逐渐发展成为英特尔最具代表性的先进封装技术之一，已用于其多款FPGA 产品，如英特尔Stratix 10 FPGA。

EMIB 技术属于FO 封装中的嵌入式互联桥型封装，是在有机基板中埋入若干超薄的（厚度一般小于100 μm）、高密度的硅桥，实现芯片两两间的互连，其减少了对TSV 和定制硅内置层的需求，有效降低了芯片的复杂度和成本[22]。

EMIB 封装结构如图8 所示。

图8 EMIB 封装结构

目前英特尔可量产的硅桥尺寸为2 mm×2 mm～12 mm×12 mm，包含4 层RDL 和1 层焊盘，线宽/线距为1 μm/1 μm。EMIB 可提供芯片间的局部高密度互连，可灵活地放置在基板任意需要互连的地方，不限制芯片的集成数量与位置，不影响基板上其他线路的布局布线[23-24]。

2.2.2 台积电CoWoS

CoWoS 是台积电于2012 年研发的一种基于硅中介层的2.5D 集成封装技术。将芯片通过CoW 的前端芯片堆叠技术连接至晶圆上，再把CoW 芯片与基板连接，整合成CoWoS，并使用硅载片上的高密度走线进行互联。

引爆CoWoS 的产品是AI 芯片。2016 年，英伟达推出首款采用CoWoS 封装的AI 芯片GP100，为全球AI 浪潮拉开序幕；2017 年，谷歌在AlphaGo 中使用的TPU2.0 也采用CoWoS 封装；日本的超级计算机富岳曾位于2021 年全球TOP 500 超级计算机的首位，其使用的Fujitsu A64FX 处理器也采用了台积电CoWoS封装技术[25]。

CoWoS 技术的核心在于其晶圆堆叠的方式。它使用先进的硅互连技术，通过把多个芯片分别制造在不同的晶圆上，然后将它们精确地对准和粘合在一起。每个芯片都可以被优化为特定的应用，同时，晶圆之间的高速连接可以提高系统的带宽和效率。

CoWoS 封装结构如图9 所示。CoWoS 技术根据中介层材料的区别，可分为3 种：CoWoS-S（中介层是Si 衬底）、CoWoS-R（中介层由RDL 构成）、CoWoS-L（中介层由Chiplet 和RDL 组成）。CoWoS-S 利用硅片作为微芯片的桥梁，从而实现了比其他2 种方案更高的芯片互联密度，但这样也导致成本较高；出于成本的考虑，CoWoS-R 采用有机转接板，这种封装方式符合部分封测工厂提供的方案，但该封装方式的芯片互联密度相对较低；CoWoS-L 将小硅“桥”安装在有机转接板中，从而实现高密度芯片互连，这种方式仅在芯片链接部分使用硅片，主要用来实现邻近芯片边缘的高密度连接，CoWoS-L 的生产成本和综合性能介于CoWoS-R 和CoWoS-S 之间。

图9 CoWoS 封装结构[26]

2.2.3 三星I-Cube

三星也有类似于台积电CoWoS-S 的I-Cube 技术，三星使用这种封装的主要客户是百度的AI 加速器。2018 年，三星推出了被称为“I-Cube2”的技术，这项技术是一种异构集成技术，在一个硅中介层上水平放置一个或多个逻辑裸片（CPU、GPU 等）和多个高带宽存储器（HBM）裸片。2021 年，三星展现了“I-Cube4”新一代封装技术，也就是“Interposer-Cube4”，其中集成了4 个HBM 和一个逻辑裸片，从高性能计算到人工智能、5G、云数据应用，I-Cube4 可通过异构集成实现更高的通信速度和能效，其封装结构如图10 所示。

图10 I-Cube4 封装结构[27]

I-Cube4 中的硅中介层通过TSV 可以与顶层的逻辑芯片和HBM 实现高效的交互，从而显著提升芯片的性能。此外，三星采用了独特的半导体制造技术，以保持超薄中介层在100 μm 状态下的稳定性，避免变形问题。另外三星还采用了不含密封剂的特殊结构，用以优化散热性能。这些创新的措施进一步提高了I-Cube 封装技术的可靠性和效能。

2.3 3D 集成技术

随着半导体工艺技术不断缩放，设计复杂度不断增加，传统的二维集成芯片设计赶不上摩尔定律的缩放趋势。此外，在高端性能封装中，处理芯片和存储芯片对高带宽、低延迟有严格要求[28]，于是业界从三维的概念寻找解决方案。3D 集成（3D-IC）是指通过TSV 实现不同芯片层之间电学互连的3D IC 堆叠技术，其结构如图11 所示。3D 集成包括3D IC 封装、3D IC 集成和3D Si 集成，后两者使用TSV，而3D IC 封装不使用TSV。3D-IC 封装可容纳多个异构裸片且各功能模块可采用不同的制程节点，这可大大降低成本并提高产品上市速度。此外3D-IC 支持更小的尺寸，可以节省电路板和终端产品的空间，是小型移动设备的理想选择。

图11 3D-IC 结构[29]

3D-IC 技术的应用领域涵盖CPU、GPU、智能手机、高性能计算等诸多领域，近年来台积电、英特尔、三星均在加速布局3D-IC 技术，该技术无疑是未来延续摩尔定律最有效的路径之一，同时也将成为持续优化芯片性能和成本的关键创新技术，目前3D-IC 领域的代表技术有台积电片上集成系统（SoIC）、英特尔Foveros、三星X-Cube。

2.3.1 台积电SoIC

台积电于2019 年推出了SoIC 多芯片堆栈技术，其主要用于10 nm 以下的制程。台积电SoIC 是业界第一个高密度3D Chiplet 堆叠技术，苹果在2023 年小量试产了基于SoIC 的智能芯片，规划采用台积电的SoIC 搭配InFO 封装，预定面向MacBook 使用，最快2025—2026 年实现终端产品问世。

SoIC 应用了TSV、微凸点和混合键合等先进技术，从而可实现超过10 000/mm2I/O 密度的封装。SoIC的独特之处在于其无凸点键合结构，与常规的凸点键合相比，SoIC 能实现更高的集成密度和更优越的运行表现。通过SoIC 技术，无论是同质还是异构的Chiplet都能被集成到一个更小、更薄的类似SoC 的微芯片上，进而实现与先进的WLSI（晶圆级系统集成，如CoWoS 和InFO）的完美结合。台积电的SoIC 可与CoWoS 和集成扇出型叠层封装（InFO-PoP）相结合并共同使用。SoC 和SoIC 封装结构如图12 所示。新集成的芯片在外形上与常见的SoC 芯片相似，然而其内部嵌入了必要的异构集成功能。SoIC 技术不但保留并融合了原有的InFO 和CoWoS 技术，而且大大提升了系统的单芯片性能。

图12 SoC 和SoIC 封装结构[30]

2.3.2 英特尔Foveros

2018 年12 月，英特尔首次展示了Foveros 封装技术，该技术也叫三维面对面异构集成芯片堆叠，它是一种堆叠式芯片封装技术，可以将多个不同制程的芯片层通过微型互联线连接在一起，实现了高速、低功耗的芯片互连，其封装结构如图13 所示。

图13 Foveros 封装结构

Foveros 封装技术是将一个底层芯片放置在封装基底上作为主动中介层，在中介层内部有许多的TSV 3D 硅通孔，这些硅通孔可以将上下层的凸块连接起来，从而在顶层芯片、模块以及系统的其他部分之间实现通信。与EMIB 封装相比，Foveros 技术将凸点间距进一步降低为25～50 μm，使更多小面积、功能较简单的小芯片能够垂直安置在水平布置的芯片之上，从而赋予整个方案更完整的功能。Foveros 技术的独特之处在于它对于昔日繁琐的重新设计、测试以及流片步骤的极度简化，该技术可以直接将各种IP 和各类工艺的成熟解决方案封装在一起，无需大规模的设计和整合调整，从而节省了大量的时间和资源，并且显著地加快了产品的上市速度。

英特尔已将Foveros 技术应用于MAX 系列GPU所采用的Ponte Vecchio 芯片中，这是英尔特将高性能GPU 应用在人工智能/机器学习以及高性能计算领域的第一次认真尝试[31]。该GPU 是英特尔首个百亿亿次级计算GPU，也是唯一具有原生光线追踪加速功能的HPC/AI GPU，旨在加速科学可视化。

2.3.3 三星X-Cube

X-Cube 是第一代3D IC 晶圆级逻辑堆叠与集成技术，“X”表示3D 中扩展的互连密度和扩展的功能[32]。X-Cube 封装结构如图14 所示，不同于2D 平行封装，X-Cube 3D 封装允许多枚芯片在堆叠封装的方式下协同工作，通过TSV 技术将SRAM 存储芯片堆叠到主芯片上方，这种设计可以释放更多空间，使其他组件得以更紧凑地堆叠在一起。此外，其通过TSV技术实现芯片之间的连接，不仅降低了功耗，而且大幅提高了数据传输速率。

图14 X-Cube 封装结构

三星业务发展负责人在2022 年三星晶圆代工论坛（SFF）上表示，X-Cube 封装技术将会应用于5G、AI、AR 和VR 等前沿领域，三星方面计划2024 年量产微凸块类型的X-Cube 产品，2026 年量产铜键合类型的X-Cube 产品。

2.4 Chiplet 技术兴起

Chiplet 的概念最早可追溯到20 世纪80 年代提出的多芯片模组，2014 年华为海思和台积电的晶圆级封装产品首次应用了这一概念[21]。2017 年，美国国防部高级研究计划局（DARPA）发布了“通用异质集成和知识产权复用策略”项目（CHIPS），这时Chiplet 才得到真正推广。Chiplet 是一种设计概念，指将单颗集成复杂功能的SoC 芯片分散成多颗特定功能的芯粒，再采用封装技术将其整合在一起，构成多功能的异构SiP。

与传统的单芯片方案相比，Chiplet 方案的设计良率更高、成本更低。研究结果表明，当芯片面积小于10 mm2时，单芯片和Chiplet 方案的良率差别很小，但当芯片面积超过200 mm2，单芯片方案的良率将明显低于Chiplet 方案，降低幅度可达20%以上。芯片良率与芯片面积、晶圆缺陷率D 的关系如图15 所示，可以预期，在700～800 mm2的面积上，单芯片方案的良率可能不超过10%[33]。Chiplet 的另一个优势是允许将不同工艺下的芯片封装连接起来，这种弹性的设计方式提升了芯片封装的灵活性，提高了先进工艺的利用效率，同时降低了成本。

图15 芯片良率与芯片面积、D 的关系[34]

Chiplet 技术目前正在迅速发展，各大芯片厂商纷纷推出基于Chiplet 技术的AI 芯片产品，如英特尔的Stratix 10 FPGA、赛灵斯的Vertix-7 FPGA、AMD 的第3 代Ryzen 处理器等。这些基于Chiplet 技术的产品将不断推动人工智能领域的发展，为智能设备和应用带来更高效、更智能的解决方案。

3 先进封装面临的挑战

随着人工智能产业的发展，业界对高算力、高性能的AI 芯片的需求日益提升。电子封装对芯片起着机械支撑、环境保护、信号互连以及散热等重要作用，为了满足高性能AI 芯片小型化和集成化的需求，先进封装技术也随之不断发展。但在芯片服役环境日益复杂、芯片不断堆叠以及异质异构集成等因素的影响下，先进封装面临诸如晶圆翘曲、电迁移、空洞裂纹以及疲劳失效等可靠性问题。

3.1 晶圆翘曲

晶圆翘曲是指在晶圆重构工艺中，由于芯片和塑封料的热膨胀系数（CTE）不匹配而产生热应力的积累，从而导致宏观翘曲。晶圆翘曲不仅会严重影响后续磨削减薄、切割等封装步骤的工艺精度，还会带来界面分层、焊点断裂以及裂片等诸多可靠性问题[35]。随着芯片集成化和大尺寸晶圆的使用，晶圆翘曲问题也愈发严峻，已成为影响先进封装可靠性的主要挑战之一。

解决晶圆翘曲是个复杂的工作，需要综合考虑封装工艺、封装材料以及封装检测等因素的影响。在封装工艺上，可通过优化封装过程中温度、湿度、冷却速度以及气压等因素来减小热应力的影响，降低晶圆翘曲的概率；在封装材料上，可采用与晶圆CTE 接近的封装材料，从而减小热失配的影响；在封装检测上，需要定时使用高精度检测设备，及早发现晶圆翘曲问题并采取相应的调整措施。

3.2 焊点可靠性

焊点是封装中最重要的互连结构之一，起着电气连接、温度传导以及机械支撑等重要作用。I/O 密度与凸点节距、结构的关系如图16 所示，随着凸点节距不断缩放，I/O 密度的持续提高会给焊点结构带来愈发严峻的挑战。

图16 I/O 密度与凸点节距、结构的关系[36]

焊点的服役环境包括高温、机械应力、冷热循环、高密度电流等。其中高温会导致焊点出现金属间化合物（IMC）增厚、力学性能退化等现象，具体表现为柯肯达尔孔洞、裂纹扩展等失效形式；冷热循环则会使得焊点产生疲劳蠕变等现象，从而导致焊点断裂失效，失效是由于焊点与其他接触结构的CTE 不匹配导致的；机械应力包括随机振动、加速度、冲击以及拉伸剪切等作用力，在载荷力的作用下，如果焊点材料强度不足，则会出现焊点断裂、破碎等失效现象；当焊点内部电流密度达到104A/cm2时，焊点易发生电迁移现象，随着焊点尺寸的不断缩小，焊点电迁移现象愈发明显，并常伴随着热迁移现象，电迁移和热迁移共同作用，导致凸点下金属化层（UBM）耗尽、空洞裂纹、IMC 极性效应等失效现象。

焊点的服役环境是复杂多变的，往往面对的不只是一种环境载荷的作用，而是多种载荷的叠加，这导致失效形式难以预测。近年来已有不少学者基于多物理场耦合理论，采用有限元法（FEA）对焊点失效机理进行研究，为实际工况下焊点失效行为的预测提供理论参考。此外，焊点材料是保证焊点可靠性的重要因素之一，研发高可靠性扩散阻挡材料以及性能更优的焊料合金，可有效提高焊点服役寿命。

3.3 TSV 可靠性

TSV 技术是指在芯片与芯片以及晶圆与晶圆之间制作垂直通孔，并在通孔中填充铜、钨、多晶硅等导电材料，从而实现垂直电气互通。TSV 可缩短信号互连长度，减少信号传输过程中的寄生损耗和信号延迟，能够满足电子器件多功能化、集成化和小型化的要求。业内人士将TSV 视为继引线键合和倒装芯片之后的第3 代封装技术。

目前TSV 技术仍面临诸多挑战，如：硅和铜的CTE 存在较大差异，在制造TSV 的过程中会产生较大的热应力，从而导致开裂分层并影响器件的电性能；填充不完全或刻蚀工艺中的贝壳效应会导致TSV 中出现空洞，从而使TSV 的性能不能满足工作要求；随着结构密度的不断提高，高密度TSV 会导致热量集中，从而引发一系列热可靠性问题。

研究人员正从材料、结构、工艺等方面寻求解决以上问题的方案。在材料方面，通过研发新材料来抑制衬底损耗以及降低热失配的影响；在结构方面，同轴空气间隙TSV 等新结构能降低整体的寄生电容和能量损耗；在工艺方面，田苗等[37]提出了一种通孔双面分布填充的工艺，减小了TSV 工艺的填充难度。TSV作为堆叠型封装中最关键的技术之一，随着未来新材料和新工艺的研发，将具有更广阔的应用前景。

3.4 RDL 可靠性

RDL 是指在晶圆表面沉积金属层和介质层，并形成金属布线，对I/O 端口进行重新布局，将其布局到新的区域，并形成面阵列排布。采用RDL 能够支持更多的I/O 数量，使I/O 间距更灵活、凸点面积更大。此外RDL 可以将不同种类的芯片连接在一起，在3D 集成中，TSV 用于完成同种堆叠芯片的电气互联，而不同类型堆叠芯片的连接则需要RDL 来实现。不同尺寸RDL 的应用范围如图17 所示，不同线宽/间距（L/S）的RDL 具有不同的应用范围，目前主流RDL 的L/S仍在5 μm 以上。

图17 不同尺寸RDL 的应用范围

随着半导体技术节点迈向3 nm，高I/O 密度对超细L/S 和高密度RDL 提出了巨大的挑战，RDL 服役可靠性面临诸多亟待解决的问题：（1）RDL 层中介电材料和铜线之间的CTE 差异会导致温度循环过程中的铜/介电界面失真，从而导致RDL 走线开裂；（2）传统的铜RDL 直接覆盖有机介质层，而不具有阻挡金属层，这导致铜RDL 间距小于2 μm 时电场会迅速增加，铜会迁移到通常用作电绝缘体的有机电介质中，从而出现严重的电可靠性问题[38]；（3）晶圆翘曲和芯片偏移等工艺缺陷会影响RDL 的L/S，影响RDL 的精度；（4）在RDL 制造中面临着共面性问题，芯片挤出问题会导致RDL 的断裂和开短路故障。

保证RDL 可靠性的同时提升RDL 的L/S 已成为业界研究重点之一。要形成厚度均匀且分辨率高的RDL 层，需要材料、工艺、设备等的进一步发展和升级。在材料方面，需要研发合适的介电材料来减小其与铜线之间的CTE 差异，从而减轻热失配现象；在工艺和设备方面，需要设计更合适且精确的制程设备，Manz（亚智科技）公司推出了特殊的RDL 湿法制程设备来处理沉重的基板和材料的翘曲问题。随着未来RDL 工艺的完善，RDL 将在FO 等先进封装的发展中发挥更重要的作用。

3.5 封装散热

7 种常见的封装体热量耗散途径如图18 所示[39-41]。Qmax为可耗散的最大功率，heff为有效传热系数。虽然存在很多散热途径，但随着芯片性能和功耗的不断提升，产生的热量越来越高，这对封装的散热性能提出了更高的要求。随着封装集成度的不断提高，业界要求封装体能够为处理芯片提供热流密度高达1 000 W/cm2的热量耗散能力[42]。在先进封装中，3D 封装因其芯片堆叠方式，其散热问题一直很受关注。3D 封装散热问题主要存在于以下4 个方面：（1）3D 封装需要将多个芯片堆叠在封装体内，芯片堆叠后发热量增加，但散热面积并未增加，这导致发热密度增加；（2）多芯片堆叠，热源相互接触，热耦合现象增强；（3）内埋置基板中的无源器件发热，由于有机或陶瓷基板散热能力较差，会产生严重的热问题；（4）封装尺寸不断缩小，组装密度不断增加，使得封装的散热设计不易进行。

图18 热量耗散的主要途径[41]

4 展望

随着人工智能的火爆，面向AI 应用的高性能芯片的需求持续增加，Frost＆Sullivan 的统计数据显示，预计在2020—2026 年，全球AI 芯片市场规模将以29.3%的复合增长速度持续扩大，2023 年的市场总额将达到490 亿美元，全球AI 芯片市场规模发展趋势如图19 所示。

图19 全球AI 芯片市场规模发展趋势

AI 芯片广泛应用于不同领域，应用需求催生出具有不同特点和应用场景的AI 芯片，其中超低功耗AI芯片、开源芯片、通用智能芯片是AI 芯片的发展趋势。超低功耗AI 芯片的功耗通常只有几十毫瓦，此类芯片一般应用在智能手表、智能门锁等智能设备中，可显著降低电量消耗，从而减少维护成本[43]；芯片领域的技术门槛以及相关知识产权的限制会阻碍AI 芯片的创新和发展，开源芯片的普及能够让所有人享受到最新的成果，促进行业整体的发展；AI 芯片需要不断调整技术架构来适应人工智能多变的算法，使成本和技术难度不断提升，通用智能芯片可以根据算法需求自动调整技术框架，具有较好的灵活性和适应性。

伴随着AI 芯片的智能化和多功能化，具有异构集成、精密互连等技术特点的先进封装技术也不断得到研发，以便满足AI 芯片高算力、低功耗以及小型化等的需求。全球封测技术目前正经历从传统封装向先进封装的转型，先进封装将成为未来封测市场的主要增长点，根据市场研究机构Yole 的预测，全球先进封装市场2019—2025 年的复合年增长率为6.6%，2024年先进封装市场规模将接近440 亿美元。与此同时，Yole 预测2019—2025 年全球传统封装复合年增长率仅为1.9%，增速远低于先进封装。2016—2025 年全球集成电路封装产业结构如图20 所示。在未来的先进封装市场，具有TSV、RDL、Interposer、Chiplet 等技术特点的先进封装将拥有广阔的市场前景。

图20 2016—2025 年全球集成电路封装产业结构[44]

5 结束语

放眼未来，AI 芯片将朝着低功耗芯片、开源芯片、通用芯片等方向发展，与之相应的先进封装技术也将不断革新和进步。在未来的封测市场，先进封装成长性要显著优于传统封装，先进封装的市场占比将持续提高。借由3D-IC、Chiplet 等先进封装技术，AI 芯片将集智能化、多功能化、小型化于一体，实现性能、成本、功耗多方面的优化升级。

先进封装技术在为半导体产业带来机遇的同时，也面临晶圆翘曲、封装散热、电迁移以及疲劳失效等多方面的挑战。在后摩尔时代实现和保障先进封装的规模化应用，需要持续研究和优化封装材料、晶圆工艺、设计仿真等多方面的内容，以保证封装产品的工作性能和服役寿命。

目前Chiplet、3D-IC 等先进封装技术仍处于发展阶段，人工智能、高性能计算等市场需求将加速集成电路的发展，不断牵引先进封装向前发展突破。作为延续摩尔定律的关键路径，先进封装将拥有广阔的市场前景。