离散型Sigma-Delta 调制器的研究进展

刘振宇 ,宋树祥 ,马宗鹏 ,赵 媛 ,岑明灿

(1.广西师范大学 电子工程学院,广西 桂林 541004;2.广西工商技师学院,广西 梧州 543100)

二十世纪六十年代,Inose 第一次提出Sigma-Delta 调制原理[1]。Sigma-Delta 调制器经过几十年的发展,已经出现了各种改进型的电路结构和设计方法。由于Sigma-Delta 调制器采用了过采样技术,对模拟电路的性能要求比较低,因此在音频、医疗、传感器等领域的片上系统模数转换接口得到广泛应用。对Sigma-Delta 调制器设计时要考虑到实际应用中的功耗、精度、芯片面积等诸多问题。近些年,先进的集成电路工艺的飞速发展也推动了Sigma-Delta 调制器的研究。

Sigma-Delta 调制器可根据品质因数(FFoM)来标准化能量消耗百分比的有效位(EENOB)。式(1)为能量消耗计算公式,式(2)为有效位数计算公式[2]。

式中:Pt和BW分别为调制器的总功耗和输入信号带宽。

式中:SSNR为调制器的信噪比。

由式(1)和式(2)可知,有效位(EENOB)和总功耗(Pt)决定了调制器的性能。其中,有效位(EENOB)常用来衡量Sigma-Delta 调制器的精度。因此,提升有效位(EENOB)和减少总功耗(Pt)成了近年来学者研究的重点和热点。虽然采用先进工艺可以降低电源电压,但是会限制电压裕度,从而影响高精度的转换[3]。对Sigma-Delta 调制器进行改进,其工作电压已经可以降低到0.25 V,整体功耗仅为2.1 nW[4]。在Sigma-Delta 调制器中,所有积分器的功耗之和占据整个调制器功耗的90%。减少积分器的使用或者将传统架构的积分器更换成新型低功耗高摆率积分器成了近几年国内外研究的热点。在带宽为20 kHz Sigma-Delta 调制器中加入SAR ADC,可以实现高达103 dB 的精度,而不引入过高的额外功耗。

根据美国Analog Devices,Inc(ADI)公司官网显示,该公司旗下的音频模数转换器ADU7112 芯片,过采样率仅为64,分辨率高达24 bits,功耗为4.4 mW。此外还具有功耗为4.4 mW,分辨率为18 bits 的ADAU7002 芯片。而根据美国Texas Instruments(TI)公司官网数据,该公司旗下基于Sigma-Delta 架构的ADS1263 芯片可做到32 bits 的分辨率,功耗为27 mW。在TI 公司设计的Sigma-Delta 架构芯片中,分辨率为24 bits 的芯片功耗控制得尤为优秀。例如,功耗为2.67 mW 的ADS131M03 芯片以及功耗仅为1.95 mW 的ADS131M02 芯片。

国内外学者在相关文献中提出的最新研究成果虽然功耗都达到了纳瓦级别,但是由于采用新型结构,在芯片量产后其稳定性有待考究。ADI、TI 等公司采用高稳定性的架构和运放,因此实际芯片功耗目前基本停留在毫瓦级别。本文介绍了离散型Sigma-Delta调制器的基本原理、结构及其系统级设计,通过晶体管级电路的搭建,对其内部噪声整形滤波器和量化器的各类改进设计进行介绍和总结,从而达到新架构、新运放、高精度与低功耗互相折衷的良好效果。该研究将有利于在降低功耗的同时保证电路的实用性。

1 离散型Sigma-Delta 调制器的基本原理和结构

Sigma-Delta 调制器的本质为过采样和噪声整形。调制器使用过采样技术对输入信号进行预处理,经1位数模转换器(DAC)后输出的信号流通过噪声整形滤波器,在噪声整形滤波器的作用下将噪声推动到高频区域,有用信号则被留在低频区域,之后,在数字域中信号被数字抽取滤波器低通滤波和抽取,最终得到噪声极低的有用信号。

离散型Sigma-Delta 调制器主要由噪声整形滤波器、量化器、反馈用数模转换器(DAC)和不交叠时钟产生电路组成。噪声整形滤波器通常是简单的积分电路。不包含数字抽取滤波器的简单Sigma-Delta 调制器框图如图1 所示。

图1 不含数字抽取滤波器的简单Sigma-Delta 调制器框图[2]Fig.1 Block diagram of simple Sigma-Delta modulator without digital decimation filter[2]

1.1 传统结构的离散型Sigma-Delta 调制器

以二阶级联积分反馈型(CIFF)离散型Sigma-Delta 调制器为例,图2 所示为其传统结构。2 阶调制器具有2 个积分器组成的噪声整形滤波器、1 位数模转换器(DAC)和1 位量化器。调制器的阶数越高,其有效位数也会相应得到提升。但是,阶数的提升使得噪声整形滤波器个数增加,从而造成调制器的整体功耗大幅提升,由于所有噪声整形滤波器的总功耗占调制器总功耗的90%[2],因此,噪声整形滤波器的大幅增加显然不利于调制器的低功耗设计。

1.2 改进型离散型Sigma-Delta 调制器

为了解决1.1 节中提及的高阶调制器中多个噪声整形滤波器造成功耗过大的问题,本课题组提出了运放共享改进型低功耗高精度CIFF Sigma-Delta 调制器[2]。由于在级联积分反馈型(CIFF)系统中只有第一个积分器存在DAC 反馈支路,因此可以大大降低积分器的输出摆幅。将图2 架构Sigma-Delta 调制器每一级的采样电容和积分电容通过设计相应的时序控制达到共用一个积分器实现2 阶调制的功能。改进后架构如图3 所示,测试结果表明该方案可降低调制器的整体功耗。

图3 改进型低功耗高精度CIFF Sigma-Delta 调制器[2]Fig.3 Improved low-power and high-precision CIFF Sigma-Delta modulator[2]

2 离散型Sigma-Delta 调制器的系统级设计

2.1 阶数和量化器位数

在Sigma-Delta 调制器中,量化位数越高则动态范围越大,图4 给出了N阶调制器过采样率与动态范围的关系。增大量化位数可以降低滤波器的设计要求,进而降低设计成本。近年来国内外在Sigma-Delta 调制器中多采用基于Flash ADC 或者SAR ADC 结构的多位量化器,基于上述两种结构的量化器比传统的多位量化器设计更简单,功耗更低,更易于与Sigma-Delta调制器结合[11-17]。

图4 N 阶调制器过采样率与动态范围的关系Fig.4 Relationship between oversampling rate and dynamic range of N-order modulator

2.2 系统结构

Sigma-Delta 调制器主要分为级联积分反馈(CIFB)、级联谐振器反馈(CRFB)、级联积分前馈(CIFF)和级联谐振器前馈(CRFF)四种调制结构。CIFB 和CIFF 结构的基本单元相同,均是多个积分器级联。但是CIFF 比CIFB 的输出反馈大大降低。因此,低功耗低电压Sigma-Delta 调制器设计基本都选用CIFF 结构[5-6,18]。

以二阶代表奇数阶、三阶代表偶数阶Sigma-Delta调制器为例,图5 为CIFF 的Sigma-Delta 调制器结构图[19-20]。图5 中,u(n)代表输入信号,v(n)代表输出信号;代表各级积分器;x1(n)代表第一个积分器的输出;x2(n)代表第2 个积分器的输出,以此类推;y(n)为最后一个积分器与各求和支路运算后的结果;变量a1,a2,…,an为反馈系数;变量b1,b2,…,bn为输入前馈系数;c1,c2,…,cn为积分增益系数;g1为反馈系数。

图5 CIFF Sigma-Delta 调制器结构[19]Fig.5 CIFF Sigma-Delta modulator structure[19]

Sigma-Delta 调制器可以直接使用MATLAB 中的SD Toolbox 工具包[19]进行系统级建模设计。CIFF 型Sigma-Delta 调制器在MATLAB 中系统结构如图6 所示[2]。通过系统级建模可以将实际应用中的非理想因素添加到相应的信号和器件当中,这样可以在晶体管级电路设计之前对所设计的电路进行充分的评估。避免因忽视非理想因素而使得实际流片后实测数据不达标。

图6 Sigma-Delta 调制器在MATLAB 中系统结构[2]Fig.6 System structure of Sigma-Delta modulator in MATLAB[2]

3 离散型Sigma-Delta 调制器的晶体管级电路的实现

3.1 噪声整形滤波器设计

噪声整形滤波器直接决定了Sigma-Delta 调制器的精度和功耗。使用传统运放组成的积分器基本均存在功耗较大、结构较复杂等不足。因此,近年来国内外许多研究人员开始对Sigma-Delta 调制器使用新的运放。应用于Sigma-Delta 调制器的积分器运放需具备以下特征:(1)高增益,利于降低漏极电流;(2)低功耗,利于实际使用提升续航;(3)高摆率,利于快速建立大信号;(4)高增益带宽,利于快速建立精度较高的小信号[3]。

如图7 带逆变输出级的全差分放大器可以解决运算放大器功耗过高的问题,对于给定的偏置电流,采用互补输入级来提高输入级的跨导。增加互补输入级的尺寸有助于减少闪烁噪声。在传统的电流镜放大器中,采用一个互补的二极管负载代替单一的二极管负载,从而提高了系统的稳定时间。为了提高放大器的回转性能和跨导性能,该放大器采用了逆变器输出级。为了同时实现高增益和宽增益带宽(GBW),利用PMOS 和NMOS 的阈值电压使得逆变器运行在弱和强反转区域的边界上。该运算放大器在20 kHz 信号带宽下功耗为35.2 μW,但是增益仅为50 dB[21]。

图7 为带逆变输出级的全差分放大器电路原理图。虽采用逆变器结构的运放可做到非常低的功耗,但只有50 dB 的增益无法满足16 bits 以上的分辨率要求。对于共模信号的稳定性,尽管增加了共模反馈电路,能够提高共模反馈环路增益,稳定共模信号,但逆变器的稳定性比较差,工艺角、电压和温度(PVT)稍有波动就会影响整个运放的性能。因此,要实现16 bits以上的分辨率,该运放还需要进行级联或者增加增益提高辅助运放。

图7 带逆变输出级的全差分放大器[21]Fig.7 Fully-differential amplifier with inverter output stage[21]

Shi 等[22]提出了一种基于静态电流饥饿和回转速率增强技术用于调制器低功耗设计。该技术应用于如图8 所示电流镜放大器。应用该技术后,与传统电流镜放大器相比,其直流增益提高了15 dB,回转率具有近6 倍的提升,与电流缺乏放大器相比,提高了将近11 倍;在不牺牲单位增益频率、输出摆动和稳定性的同时,静态功耗降低2/3 以上[22]。图8 中饥饿部分偏置由MS1 和MS2 以及一个二极管连接的MSB 提供,分析静态电流、回转电流以及根据电流镜复制电流的原理可知,只需调整MS1(MS2)和MSB 之间的长宽比,就相当于控制从M3(M5)旁路流过的电流;在MF7、M3、MF6和MF8作用下发生的正回转可以显著提升该运算放大器的正摆率,同理负摆率可通过负回转过程得到提升[22]。虽然该运算放大器在摆率这个指标上有了显著提升,但是增益仅为51.6 dB,总功耗为63.4 μW[22]。

图8 电流饥饿和电流馈电的电流镜放大器[22]Fig.8 Current-mirror amplifier with current starving and current feeding[22]

为了改善上文所述运算放大器增益过低的问题,Fu 等[23]提出一种新型两级运算放大器如图9 所示,该新型运算放大器由电流复用逆变器的运算放大器和Nauta 跨导体组成,利用它们各自的优点来提高性能;引入的架构保持了Nauta 跨导体的优点和基于电流复用逆变器的运算放大器优越的输入噪声性能;此外,为了减少工艺角、电压和温度(PVT)对运算放大器性能的影响,共模反馈上应用基于“检测-反馈”环路的批量调谐电路和Nauta 跨导体的输出级,使得工艺角、电压和温度(PVT)变化时动态调谐输出直流电平,在1.2 V 供电电压下,功率消耗为300 μW,单位增益带宽为140 MHz,运放增益为81 dB,压摆率为23 V/μs[23]。上述指标完全符合离散型Sigma-Delta 调制器积分器的要求。

图9 采用“检测反馈”环带PVT 补偿电流复用逆变器的运算放大器[23]Fig.9 Current reuse inverter-based OTA with PVT compensation using“detecting feedback”loop[23]

除了基于逆变器的运算放大器可以降低功耗、减小复杂度外,2014 年Akbari 等[24]提出的低压共源共栅电流镜及其组成的运算放大器如图10 所示,电路采用自偏置结构,不需要其他偏置电流或电压,可以在不增加输入电阻或限制输出摆幅的情况下保持高精度的大动态输入电流。在图10 电路中,电流镜共源共栅晶体管M5产生偏置电压,为保证M1和M3处于饱和状态,应将M5的源与衬底相接以消除体效应(衬偏效应),从而降低输入电压要求;此外,低压共源共栅电流镜纳入折叠共源共栅放大器,可提高其相位裕度,该电路组成的运算放大器在单位增益带宽为84 MHz时,增益为66 dB,功率消耗为720 μW[24],功耗是带逆变输出级的全差分放大器运算放大器的20 倍之多。在功耗与增益之间折衷考虑,Banagozar 等[25]提出了一种用于大电容负载的低功率和高增益带宽运算放大器。如图11 所示,OTA 利用四个差分小信号电流升压单元来提高直流增益和增益带宽积。在这个单级OTA 设计中,使用了输入为基于双折叠结构设计的NMOS 和PMOS 两种不同的小信号电流增强器[26],具有高电流增益和低功耗的特性。该运算放大器在0.75 V、15 nF 容性负载下,直流增益为100 dB,增益带宽积为1.42 MHz,相位裕度为57°,包括所有偏置和共模反馈电路的电流消耗仅为13.35 μA[25]。

图10 低压共源共栅电流镜及其组成的运算放大器[24]Fig.10 Low-volatge cascode current mirror and its operational amplifier[24]

图11 带DSCB 单元的OTA 和输出差动到单端电路[25]Fig.11 OTA with DSCB cells and output differential to single ended circuit[25]

3.2 量化器电路设计

为了使Sigma-Delta 调制器的整体功耗进一步降低,通常采用如图12 所示动态1 位量化器。此外,由于1 位量化器对偏置不太敏感,为了降低功耗,在比较器之前省略了前置放大器。当时钟P3 处于低电平时,比较器的输出被重置,以避免储存效应(或称为记忆效应),因此,一个锁存器被用来保持输出[27]。

图12 动态比较1 位量化器[27]Fig.12 Dynamic comparator as a 1-bit quantizer[27]

应用于超声成像系统的Sigma-Delta 调制器需要较高的采样频率,若采用1 位量化器则会严重影响最后调制器输出的精度。为了解决该问题,对于高采样频率的Sigma-Delta 调制器,通常采用如图13 所示Flash ADC 作为多位量化器。它利用2B-1 个比较器进行B位转换,并利用电阻阶梯产生参考电压。采用电阻阶梯作为基准电压发生器,每两个电阻的比值决定相应的Vref,i,可以使得Vref,i不受工艺角、电压和温度(PVT)的影响。多个通过1 位量化器的信号在锁存后将产生一个温度计编码输出,然后由温度计编码到二进制编码器,最后将得到一个B位二进制码[28]。

图13 Flash ADC 和动态比较器的原理图[28]Fig.13 Schematic of the Flash ADC and dynamic comparator[28]

逐次逼近型模数转换器(SAR ADC)也可作为离散时间Sigma-Delta 调制器中的量化器,此类量化器避免了使用多个比较器,可以起到降低功耗、提升精度的作用。为了保证逐次逼近型模数转换器(SAR ADC)转换所需的延时,需要应用延迟反馈的方法[29]。图14为一种采用异步时序逐次逼近型模数转换器(SAR ADC)组成的4 位量化器,通过采用不同权重的电容组成电容阵列,经过采样和量化两个阶段,最终输出量化结果。

图14 4 位异步逐次逼近型模数转换器(SAR ADC)的原理图[29]Fig.14 Schematic diagram of the 4-bit asynchronous SAR ADC[29]

4 结语

本文总结了近年来低功耗离散时间Sigma-Delta调制器的研究进展,从低功耗、高精度应用领域架构的选择再到具体的电路设计进行了详细的阐述与分析。结合改进或采用新型积分器架构等技术在降低功耗、提升精度方面进行了分析,得到如下结论:积分器输出的压摆率和增益仍然是低功耗离散时间Sigma-Delta调制器设计面临的挑战。在量化器的选择上,单比特量化和多比特量化各自有优缺点,需要根据调制器的应用领域合理选择。通过本文对国内外现有研究技术的总结,在未来低功耗电路设计中,需要从调制器的结构上有所突破,从整体结构到子电路模块,逐层深入进行电路的优化设计,将离散时间Sigma-Delta 调制器与逐次逼近型模数转换器(SAR ADC)或者闪存型模数转换器(Flash ADC)相结合,降低量化噪声和时钟抖动等非理想因素的影响,在低功耗的同时往高精度、高带宽的方向发展。