高精度低电压低功耗的Delta-Sigma调制器设计
2022-07-04裴志强
范 军,裴志强
(中国电子科技集团公司第四十七研究所,沈阳 110000)
1 引 言
随着CMOS集成电路工艺的不断进步与发展,以及人们对以音频、视频等多媒体设备要求的提高,工艺特征尺寸减小的趋势仍在继续,电路工作的电源电压随之不断下降,对高性能模拟电路提出了更加严峻的挑战。对于多位量化结构delta-sigma调制器,设计上的挑战来自于系统参数设计和多位数模转换器(DAC)元器件失配对系统性能造成的影响。相比1位量化结构,多位量化结构delta-sigma调制器可以采用较低的阶数和过采样比获得相同的性能,进而可以降低电路的功耗,有利于进行低功耗设计。由于多位反馈DAC的元器件失配将以噪声的形式直接反映到调制器的输出端,限制了调制器所能达到的精度,在多位量化结构的调制器中通常要用数据加权平均(Data Weighted Averaging,DWA)算法来消除DAC失配对系统性能造成的影响[1]。
2 Delta-sigma调制器结构
Delta-sigma调制器所能达到的精度由过采样比OSR、调制器阶数L和量化器位数B决定。在不考虑非理想因素及设计可行性的情况下,调制器的峰值信噪比如下式所示:
由于在delta-sigma调制器中,运算跨导放大器(OTA)的功耗占整体电路的80%以上,所以根据低功耗设计原则,需要降低OTA的功耗及数量。降低OTA本身功耗可通过降低开关电容积分器的采样频率,也就是降低过采样比OSR来实现;而降低调制器的阶数L可以减少采用的OTA的数量。要达到一定性能的调制器,在降低OSR和L的同时提升量化器的位数即可,同时由于2阶调制器具有内在的稳定性,调制器采用2阶3位量化器结构和128倍的过采样比。此处采用的调制器结构如图1所示。
图1中所示的调制器采用的是积分器级联反馈结构(CIFB),这种结构的调制器在信号带宽范围内具有平坦的信号传递函数(STF),并在阻带具有单调递减特性。图中,代表开关电容积分器;b1和b2为积分器的增益系数;c1和c2为反馈系数。通过系统设计选择合适的积分系数和反馈系数,获得性能优化的噪声传递函数。如图2所示为图1中调制器结构的噪声传递函数曲线。
图2 Delta-sigma噪声传递函数
图中,调制器的NTF最大增益为12.04 dB。由于采用2阶和多位量化结构,满足调制器稳定性以及性能最优化的基本要求[2]。
3 电路设计
3.1 基本设计原理
高性能delta-sigma调制器由开关电容斩波积分器和3位量化器构成。开关电容斩波积分器主包括跨导放大器(OTA1和OTA2)、斩波开关、采样开关、采样电容和积分电容。由开关电容斩波积分器构成的delta-sigma调制器如图3所示。其中,C1IN/C1OUT和C2IN/C2OUT为斩波时钟。
在音频领域,为了保证在低频区域的转换精度,降低晶体管的1/f噪声和运算放大器的失调电压是非常必要的,晶体管1/f噪声的功率谱密度如下式[3]:
式中,K为与工艺有关的参数,Cox为MOS晶体管单位栅源电容容值,W和L分别为晶体管的宽度和长度,f为MOS管工作频率。从式(2)可以看出,1/f噪声的功率密度与MOS的面积(W×L)成反比,单纯增加MOS管面积会有效降低MOS管1/f噪声,但也会增加运算放大器的寄生电容,降低有效带宽和速度[4]。
斩波技术是最早出现在1954年美国的一项变流技术专利。目前作为降低MOS管低频噪声的技术应用在电路设计领域。这种变频技术将被调信号通过斩波频率调制高频,然后与放大器低频噪声(失调电压和1/f噪声等)叠加,最后信号在放大器输出端同频解调回信号频率,同时将低频噪声调制到斩波的奇次谐波频率上。经过斩波放大器调制解调后,输入信号的傅立叶级数有如下展开式[5]:
通常在开关电容电路中,选择斩波频率为开关电容电路工作频率的一半,即可以将直流失调和1/f噪声消除。
由图4所示为第一级斩波积分器的结构和工作时序图。第一级积分器电容采用底极板采样结构,消除采样开关电荷注入的影响。其中,CK1和CK2分别为采样时钟和积分时钟;CK1D和CK2D分别为CK1和CK2的下降沿延迟时钟。
图4 第一级斩波积分器结构及工作时序图
3.2 积分器电路设计
由于开关电容电路结构具有精确的比例系数和对寄生不敏感的特性,调制器中积分器采用开关电容结构来实现[6]。积分器中的OTA需要一定的增益来满足建立精度的要求。采用单级放大器无法满足,而单级放大器提高增益通常采用共源共栅结构较多,这又极大限制了低电压放大器的输出摆幅。因此综合考虑,两级放大器是较为合适的选择。另外,由于Class-AB输出级的放大器等效输出跨导为输出晶体管跨导之和,在低功耗设计中被广泛应用。
开关电容积分器中采用的OTA如图5所示。其中晶体管M1~M7构成了放大器的第一级;M8~M15则构成放大器第二级。考察第二级电路的半边电路M8~M11,M8和M9为第二级的输入晶体管,而M10和M11构成Class-AB输出级的电流镜。Rc和Cc为两级放大器的调零电阻和米勒补偿电容。
图5 全差分两级OTA电路
全差分运算放大器需要共模反馈电路稳定输出电压,如图6所示为设计采用的共模反馈电路。
图6 全差分OTA共模反馈电路
图中电路包括两个部分,左侧为开关电容电路,右侧为一个简单的放大器,为共模反馈电路提供正确的输出相位。
如图7所示为第一级开关电容积分器的OTA在输出等效负载为5 pF时的幅频和相频特性曲线,其直流增益为83.36 dB,增益带宽积为22.91 MHz,相位裕度为70.6°,满足delta-sigma调制器的指标。
图7 运算放大器频率特性曲线
在低电压OTA设计中,输出摆幅是设计的难点。积分器中的OTA采用Class-AB输出级的两级运算放大器,扩展了输出摆幅,提高了delta-sigma调制器的性能。如图8所示为OTA的输出摆幅与直流增益关系图。由图可见,在1 V工作电压下,运算放大器的输出摆幅可以达到±0.73 V。
3.3 量化器电路设计
Delta-sigma调制器需要量化器将前级积分后的信号进行量化,由于量化器处在调制器的末端,其非线性将受到较强的环路噪声整形作用[7]。多位量化器对比较器的要求远高于1位量化器,所以在设计时要多注意,尽量降低量化器的失调、亚稳态等非理想因素。3位量化器结构图如图9所示,它由分压电阻串和动态比较器组成。
图9 3位量化器电路原理图
比较器电路如图10所示,它由两对PMOS差分对输入管、CMOS锁存器和SR锁存器构成。其中,差分对M2p-M2n和M3p-M3n将差分电压转成差分电流,M5、M51、M6、M61、M7、M71、M8、和M81构成的CMOS锁存器,将差分电流通过正反馈转成相应的逻辑电压。SR锁存器由二输入或非门和反相器构成。NMOS管M9作为复位开关管。Clk1和Clk2为两相非交叠时钟。
图10 比较器电路原理图
在低速高精度比较器模块中,失调电压是其主要的性能指标要求。比较器的失调电压主要由输入差分对管的匹配程度决定。在电路设计中增加输入对管的面积,在版图设计时采用交叉耦合和隔离的方式进行布局,将失调电压降到可接收程度。图11为比较器1000次的Monte-Carlo分析结果。可以看到,比较器的失调电压可以控制在±6 mV范围之内,满足比较器的指标要求。
图11 比较器1000次Monte-Carlo分析结果
3.4 DWA算法实现
多位量化中调制器的多位反馈DAC的失配将不经过环路噪声整形,而是直接出现在调制器输出端,这极大影响了整个调制器的信噪比。在设计中需采用校准算法来提高调制器的性能。对此,采用DWA是一种非常高效且易实现的方法[8]。
如图12所示为设计中所采用的DWA算法实现方式结构图。它由编码器、3位全加器、循环移位器、指针寄存器和时序驱动电路组成。由于采用了全加器和对数移位器作为移位操作器件,在晶体管的数量和延迟时间上均有一定的降低,DWA算法的运行速度得以提高。
图12 DWA算法电路结构图
图中的DWA算法电路在两相非交叠时钟C lk1和C lk2下工作。输出信号分成两路,一路由编码器编码后直接输出DSMOUT[2:0],另外一路同时进入3位全加器与前一时钟周期的输出进行累加,得到指针S1~S3的信号,在时钟Clk2相位将其存储至指针寄存器中,并对循环移位器的输入信号进行移位控制。驱动电路增加了移位后信号的驱动能力,在Clk2时钟相位输出Out_DAC[6:0],打开DAC相应的开关。
4 测试结果
Delta-sigma调制器采用0.13μm CMOS工艺实现,在1 V电源电压下工作功耗为130μW。用逻辑分析仪采集调制器的3位输出数据并通过MATLAB进行分析处理,得到的delta-sigma调制器的SFDR大于79 dB,如图13所示。
图13 Delta-sigma调制器输出频谱
通过对输入信号幅度的扫描得到调制器的峰值信噪失真比达到81 dB,动态范围为88 dB,如图14所示。所设计的delta-sigma调制器的总体性能归纳于表1当中。
表1 Delta-sigma调制器性能汇总
图14 输入信号与性能的关系
5 结束语
采用0.13μm CMOS工艺实现了一款用于数字音频系统的,具有低电压、低功耗和高精度的deltasigma调制器。采用两级结构以及Class-AB输出级提高了低电压应用条件下运算放大器的增益以及输出摆幅,同时也降低了功耗。采用DWA算法降低了多位DAC失配误差对调制器性能的影响。在8 kHz信号带宽范围内,测试得到了良好的动态范围和峰值信噪失真比,对功耗的降低也有出色的表现。该设计对于低电压低功耗应用的数字音频系统具有一定的应用推广价值。