超宽带无线电监测接收机快速扫描的FPGA实现*

2021-08-06董增虎

通信技术 2021年7期

涂建，董增虎

（1.中国电子科技集团公司第三十研究所，四川成都 610041；2.成都凌德科技有限公司，四川成都 610041）

0 引言

无线电监测是对于无线信号的各项特征进行测量，而进行测量的前提是能够准确地捕获信号，对信号进行准确地采集并且测量。由此可见，更高的捕获概率是关键技术之一，如何提升捕获概率就成了各方亟须提升的关键技术点。快速扫描技术是提升信号捕获概率的关键技术之一，超宽带无线电监测接收机的扫描速度十分关键，对于用户快速发现有效信号的作用十分巨大[1]。

传统的无线电接收机采用软件控制本振扫描的方法，可以实现的扫描速度指标在10 GHz/s左右；主要流程如图1所示。

（1）CPU根据扫描的频段计算响应参数；

（2）CPU在取得扫描参数后，CPU将控制参数发送给硬件和低速本振；

（3）CPU获取频谱信息；

（4）CPU获取频谱数据，至此一次扫描结束，后续转至（2）继续开始下一次扫描。

从扫描过程来看，硬件与中央处理器（Central Processing Unit，CPU）之间需要频繁交互才能够实现一次频谱的扫描，其时间消耗是相当大的，即使对流程进行优化，扫描速率的提升也十分有限，故提升的关键点应该在于减少硬件与CPU之间的交互。本设计采用FPGA序列化器控制扫描流程和快速本振两个关键技术来实现扫描速度的提升，实现了传统扫描技术无法实现的扫描速度，在扫描速度技术上实现了突破，实现了无线电监测接收机扫描速度大于500 GHz/s。

1 系统结构

1.1 系统原理

宽带无线电监测接收机主要由射频模块和数字模块组成[2-3]（见图2）。射频模块包括通道单元和快速本振单元。通道单元实现信号滤波和通道切换的功能，快速本振单元实现本振的快速切换功能。通道单元包括通道输入电路、一/二混频器、一/二中频滤波放大电路、射频衰减与通道增益控制等组件；本振单元包括第一本振、第二本振、控制模块、电源和状态监测等组件。在本设计中，本振的切换时间小于 200 μs。

射频接收单元对输入的射频信号进行放大、滤波、混频等模拟域处理，将射频信号转换为中频信号，供数字处理单元进行后续的信号处理。

数字处理单元由模数转换单元、数字信号处理单元、大容量存储单元、数据缓存单元、非易失性存储单元、硬件看门狗电路、自动监测电路、连接器这8个关键组件组成。数字处理单元对输入的模拟中频信号进行模数变换、数字信号下变频、快速傅里叶变换（Fast Fourier Transform，FFT）等信号处理。

数字处理模块单元主要完成中频信号的模数转换（Analog-to-Digital Converter，ADC）信号处理、数字信号下变频、快速傅里叶变换，以及处理后的信号数据的存储、缓存或发送传输。

数字信号处理单元的核心部件是现场可编辑门阵列（Field-Programmable Gate Array，FPGA）+ARM，本设计采用ZYNQ SOC FPGA的架构，ZYNQ集成了高性能的FPGA和双核ARM，其主要技术指标分为ZYNQ ARM主要性能指标和ZYNQ FPGA主要性能指标。

ZYNQ ARM主要性能指标如下。

（1）CPU频率最高800 MHz。

（2）CPU核心数量2个，CPU类型为ARM Cortex-A9，32 kB一级缓存，512 kB二级缓存。

（3）16/32 bit DDR3/DDR3L/DDR2/LPDDR2存储器接口；1 GB 8/16/32位宽存储器。

（4）2个10/100/1000 Mb/s以太网接口，符合IEEE Std 802.3 和IEEE Std 1588 R2.0标准。

ZYNQ FPGA主要性能指标为以下5点。

（1）可编程逻辑单元444 kB，查找表（Lookup Talbe，LUTs）为277400，触发器（Flip-Flop，FF）为554800。

（2）块存储器（Block Random-access Memory，BRAM）为26.5 MB。

（3）数字处理单元（Digital Signal Processing，DSP）为 2020。

（4）峰值数字处理性能（Peak Digital Processing Performance，PDPP）为 2622GMACs。

（5）高速外设组件互连（Peripheral Component Interconnect Express，PCI Express）接口为 Gen2 ×8。

本设计的关键在于快速本振的切换和序列化器的FPGA设计[4-5]。本文重点讲解写的序列化器的FPGA设计。

1.2 序列化器的FPGA实现

图3为F P G A的实现框图，其中包括序列化器模块、射频模块（Radio Frequency Module，RFM）、FFT模块、数据发送模块。由于采用Zynq的架构，ARM与FPGA之间可以采用共享内存的方式进行交互，大大提升了数据传输的带宽，降低了系统交互的延时，对于提升扫描效率有很大的益处。ZYNQ ARM与FPGA之间通过高性能/带宽可扩展接口（Advanced eXtensible Interface-High Performance，AXIHP）进行海量数据的传输；AXI HP为FPGA逻辑资源（Program Logic，PL）的双倍速率同步动态随机存储器（Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM）和片上存储器（On Chip Memory，OCM）提供高带宽的数据路径，每个HP接口包括两个先进先出（First Input First Output，FIFO）缓存，用于读写传输。PL到内存互连高速AXI HP端口路由连接到两个DDR内存端口和一个OCM存储器端口。AXI HP接口也被称为AFI（AXI FIFO接口），以强调它们的缓冲功能。PL电平移位器必须通过LVL SHFTR EN启用后，才能进行PL逻辑通信。ZYNQ ARM与FPGA之间的低速通信通过AXI Lite接口进行通信，主要实现对于FPGA内部寄存器的配置功能。

FPGA模块与射频模块之间通过串行外设接口（Serial Peripheral Interface，SPI）总线进行通信，这里的SPI总线采用差分的设计方式，可以实现最高100 MHz的通信速率，实际应用中使用50 MHz作为通信速率。

图3中模块功能如下所述。

（1）序列化器模块：实现扫描的关键模块，实现快速扫描的扫描序列化控制。

（2）射频SPI模块：射频模块的SPI控制。

（3）FFT模块：FFT采集转换模块。

（4）数据发送模块：将扫面的FFT数据发送到微控制单元（Microcontroller Unit，MCU）。

序列化器模块是本设计的关键，图4为序列化器的FPGA内部模块组成。序列化器模块包括寄存器单元、序列化RAM、控制模块、射频控制单元、数据收集模块等模块。最终的数据交互采用共享内存的方式实现，由于设计采用的是Zynq架构，FPGA与ARM之间可以使用共享内存的机制来传输数据，大大节省了数据传输的时间，提升了扫描的速率。

寄存器单元是用来配置控制单元，下载控制序列到序列化RAM，启动/停止扫描模块。序列化RAM单元来存储控制序列，实现控制序列的读写，这里采用的是一个双口RAM来实现。数据采集模块是用来收集FFT数据，负责启动和停止FFT扫描，并将采集到的FFT数据通过AXI总线转存到共享内存中，这个模块也是序列化器的关键模块，是负责采集的关键。射频控制单元是接收控制序列中射频控制码，并将射频控制码发送给射频单元。控制模块实现了对于控制序列的执行控制，控制模块从序列化RAM中读取控制码，识别控制码后并进行分发。控制码分为采集控制码、射频控制码和延时控制码3类。采集控制码发送给数据收集块，实现采集的控制；射频控制码发送给射频控制单元，实现射频的频率、幅度控制；延时控制码控制模块内部的计时器模块消耗，实现序列化中的延时功能。

1.3 序列化器的流程

序列化器的主要流程如图5所示。

序列化器流程：

（1）MCU计算扫描需要的参数；

（2）MCU发送计算的参数给FPGA，序列化器接收到参数后，准备开始启动扫描；

（3）FPGA控制快速本振，等待本振切换完成，并且稳定；

（4）开始FFT采集转换；

（5）等待FFT采集完成；

（6）发送FFT数据至MCU，并且同时切换到下一个扫描频段，准备下一次FFT采集；

（7）判断是否已经扫描完成所有的频段，如果是结束扫描，再进行下一个频段的扫描。

1.4 扫描速度计算

当数据采集时间为0.04 ms，FPGA提供的硬件FFT可以实现8 192点的FFT计算，本振调谐时间小于0.2 ms，系统控制数据传输缓存等开销时间小于0.05 ms，本振调谐时间和系统控制数据传输缓存开销时间相加得到整体每次扫描一个频点的时间则小于0.25 ms。按照160 MHz带宽计算，理论上可以得到640 GHz/s的扫描速度[6]，考虑到程序实现的实际控制延时变化按照80%计算，实际可以实现的扫描速率大于500 GHz/s。