深亚微米SOI工艺ESD防护器件设计

米 丹，周昕杰，周晓彬，何正辉，卢嘉昊

（中国电子科技集团公司第58研究所，江苏无锡 214072）

1 引言

当绝缘体上硅（Silicon on Insulator，SOI）工艺在业界进入主流领域，立刻以其较小的寄生效应、更快的速度等方面的独特优势，在集成电路设计领域得到广泛应用。但SOI工艺采用全介质隔离，其静电放电（Electro Static Discharge，ESD）防护器件设计成为一大技术难点。国外文献表明，在深亚微米工艺条件下，SOI工艺器件的ESD防护能力大约为体硅的一半[1]，ESD器件防护能力弱成为限制SOI工艺在集成电路领域发挥优势的一大技术瓶颈。

国内外文献已有关于采用0.13μm SOI工艺集成电路通过2 kV[2-3]和采用0.18μm SOI工艺集成电路通过3 kV[4]人体模型（Human Body Model，HBM）ESD测试的报道。根据文献[5]的研究结果，随着工艺节点由亚微米到深亚微米，硅膜厚度由厚到薄，ESD防护器件稳健性逐渐减弱。本设计采用0.13μm SOI工艺，硅膜厚度只有100 nm，因此设计起来更具难度。

本文首先对深亚微米SOI工艺器件特性进行了分析，结合SOI工艺器件结构特点进行ESD防护器件选择，之后进行了器件尺寸参数设计及版图优化设计。所设计的ESD防护器件已成功应用在一款数字电路上，该款电路通过了4.5 kV HBMESD测试，取得了较好的效果。

2 SOI工艺器件特性分析

SOI工艺器件的物理特性与顶层硅膜厚度密切相关，根据顶层硅膜厚度和器件工作时耗尽层厚度的不同，SOI工艺可分为部分耗尽型SOI（Partially Depleted SOI，PD-SOI）工艺和全耗尽型SOI（Fully Depleted SOI，FD-SOI）工艺。PD-SOI器件顶层硅膜厚度一般大于等于100 nm，当器件工作在饱和区时，它的耗尽层小于顶层硅膜厚度，所以它的体阱区是部分耗尽的；FD-SOI器件顶层硅膜厚度一般小于等于50 nm，当器件工作在饱和区时，它的耗尽层大于顶层硅膜厚度，它的体阱区是全耗尽的[6]。从理论上来说，PD-SOI器件不如FD-SOI器件优势明显，但由于PD-SOI工艺与体硅工艺较好的兼容性，在深亚微米领域较常采用。本设计基于0.13μm PD-SOI工艺进行，硅膜厚度为100 nm。

PD-SOI工艺器件在结构上有别于体硅工艺，体硅工艺器件剖面图如图1所示，PD-SOI工艺器件剖面图如图2所示。

图1 体硅工艺器件剖面图

图2 PD-SOI工艺器件剖面图

体硅工艺器件之间依靠阱进行隔离，PD-SOI工艺器件之间依靠底部埋氧层（Buried Oxide，BOX）及侧面浅槽隔离（Shallow Trench Isolation，STI）氧化层进行隔离。氧化物可以实现更好的隔离，所以PD-SOI工艺不存在闩锁效应。

SOI工艺器件通过BOX层与衬底隔离，而氧化物是热绝缘体，当器件工作时，有源区内产生的热量很难散发出去，会造成顶层硅膜温度升高，这就是SOI器件的自加热效应[7]。该效应对ESD防护器件设计影响很大，因为ESD电流泄放时产生的热量如果不能耗散出去，会导致热击穿现象，也会使金属温度升高，产生金属熔融现象。对于PD-SOI工艺，自加热效应尤为严重，对ESD防护器件稳健性影响很大。

3 ESD防护器件选择

由于PD-SOI工艺器件的结构特点，不能直接沿用体硅工艺ESD防护器件进行设计，下面对各种ESD防护器件进行分析。

（1）可控硅（Silicon Controlled Rectifier，SCR）：在体硅工艺中，常采用SCR ESD防护器件，通过触发闩锁效应来实现ESD电流泄放[8]。而在PD-SOI工艺中，器件之间采用氧化物全介质隔离，氧化物隔离有效防止了闩锁效应，SCR ESD防护器件不再有效，因此不能采用其进行ESD防护器件设计。

（2）二极管和双极晶体管：在体硅工艺中，常采用二极管和双极晶体管ESD防护器件，依靠纵向PN结来承受较大的ESD泄放电流。而在PD-SOI工艺中，由于硅膜较薄，P+注入区会紧贴底部BOX层，不能由P+注入区与N-阱构成纵向PN结，因此不能采用二极管或双极晶体管进行ESD防护器件设计。

（3）栅极接地NMOS管（Grounded-Gate NMOS，GGNMOS）：在体硅工艺中，常采用GGNMOS ESD防护器件，主要依靠触发寄生双极晶体管实现大的ESD电流泄放[9]。为了ESD电流泄放的均匀性，通常在漏端引入较大的镇流电阻，ESD电流泄放时会产生大量的热。而在PD-SOI工艺中，采用氧化物全介质隔离，由于自加热效应的影响，GGNMOS ESD防护器件工作时产生的热量不容易耗散出去，器件稳健性较弱，因此也不宜采用GGNMOS进行ESD防护器件设计。

（4）横向栅控二极管：经过资料查找和分析论证，一种体硅工艺的栅控二极管结构可以转移到PD-SOI工艺中，利用其横向PN结工作，在PD-SOI工艺中作为ESD防护器件使用[10]。体硅工艺栅控二极管剖面图如图3所示，PD-SOI工艺栅控二极管剖面图如图4所示。

图3 体硅工艺栅控二极管剖面图

图4 PD-SOI工艺栅控二极管剖面图

在体硅工艺中，栅控二极管由P+注入区与N-阱构成纵向二极管结构。而在PD-SOI工艺中，由P+注入区侧面与N-体阱区构成横向二极管结构。虽然横向栅控二极管结构的横向PN结面积较小，但可以通过设计成多栅指结构及分块布局来获得较大的结面积，可以满足ESD电流泄放的要求。另外，可以利用栅控二极管的正向导通特性工作，避免反向击穿。正向导通具有较小的导通电阻，ESD电流泄放时不会产生太多的热量，可以缓解自加热效应的影响，有效提高ESD防护器件的稳健性。

经过以上分析，在深亚微米PD-SOI工艺中，采用横向栅控二极管结构进行ESD防护器件设计是比较理想的选择。

4 ESD防护器件设计

横向栅控二极管ESD防护器件的稳健性和防护能力与多晶硅栅周长和沟长有关[11]。另外，版图设计对ESD防护器件的稳健性和防护能力也有一定影响。因此，需要合理设计横向栅控二极管多晶硅栅周长和沟长，并对版图进行优化设计。

4.1 栅控二极管周长设计

栅控二极管ESD防护器件的ESD电流泄放能力与二极管结面积有关。本设计所采用的0.13μm PD-SOI工艺，顶层硅膜厚度为100 nm，二极管结面积受到硅膜厚度的影响，PN结底部与BOX层相接对ESD电流泄放无贡献，只能依靠侧面结来进行ESD电流泄放。侧面结面积等于结深与多晶硅栅周长的乘积，因此横向栅控二极管的ESD电流泄放能力就与多晶硅栅周长相关。适当增加横向栅控二极管多晶硅栅周长，可以改善ESD防护器件稳健性，提高防护能力。

有实验数据表明，如图5所示，在0.25μm PD-SOI工艺中，在多晶硅栅沟长为1.2μm时，随着栅控二极管多晶硅栅周长的增加，ESD防护器件的防护能力得到线性改善，其稳健性约为5 V/μm（HBM）[11]。0.25μm PD-SOI工艺的实验结果印证了关于增加横向栅控二极管多晶硅栅周长可以改善ESD防护器件稳健性并提高防护能力的推断。

图5 以多晶硅栅周长为变量的横向栅控二极管HBMESD测试结果

针对0.13μm PD-SOI工艺，分析器件特性对横向栅控二极管多晶硅栅周长设计的影响。

（1）硅膜厚度：0.13μm PD-SOI工艺的硅膜厚度只有100 nm，而硅膜底部的BOX层是热绝缘体，ESD防护器件工作时产生的热量在较薄的硅膜里会更为集中，受自加热效应影响也会更为严重。因此，在进行横向栅控二极管ESD防护器件设计时，需要适当增加多晶硅栅周长，使ESD电流泄放时产生的热量分散到更大面积的硅膜里，来减弱自加热效应的影响。

（2）特征尺寸：0.13μm PD-SOI工艺器件的特征尺寸为0.13μm，较小的特征尺寸会使器件具有较小的版图面积，ESD防护器件工作时产生的热量在较小的版图面积里也会更为集中，受自加热效应影响也会更为严重。因此，在进行横向栅控二极管ESD防护器件设计时，也需要适当增加多晶硅栅周长，来分散ESD电流泄放时产生的热量，减小自加热效应的影响。

（3）击穿电压：0.13μm PD-SOI工艺1.2 V MOS器件栅氧击穿电压只有2 V，因此需要ESD防护器件具有较小的导通电阻，把加在管脚上几千伏的ESD电压降到2 V以下。因此，在进行横向栅控二极管ESD防护器件设计时，也需要适当增加多晶硅栅周长，来减小ESD防护器件的导通电阻，增强ESD电流泄放能力，使加在外围管脚上的ESD电压降到MOS器件栅氧击穿电压以下。

通过以上分析可知，如果要提高0.13μm PD-SOI工艺横向栅控二极管ESD防护器件的稳健性和防护能力，就需要加大多晶硅栅周长。因此，在进行横向栅控二极管尺寸参数设计时，考虑ESD防护能力与版图面积的折中，适当加大了横向栅控二极管ESD防护器件多晶硅栅的周长，设计为2720μm，并采用多栅指并联结构，分块布局。

4.2 栅控二极管沟长设计

栅控二极管ESD防护器件的稳健性和防护能力与多晶硅栅沟长也有关系。根据图4所示的PD-SOI工艺栅控二极管剖面图可知，在多晶硅栅氧下面，是N-体阱区，由P+注入区侧面与N-体阱区构成横向二极管结构。在该工艺方案中，P+/N-结是一个突变结，N-/N+的过渡也采用了一个突变结。在本设计中，为减小自加热效应的影响，只利用横向栅控二极管ESD防护器件正向导通特性工作，ESD电流通过P+注入区→P+/N-结→N-体阱区→N-/N+结→N+注入区流动。多晶硅栅沟长定义了N-体阱区的宽度，因此横向栅控二极管多晶硅栅沟长对ESD防护器件稳健性和防护能力也有一定影响。

有实验数据表明，在0.25μm PD-SOI工艺中，横向栅控二极管的稳健性在很大范围内不会随着多晶硅栅沟长明显变化[11]，如图6所示。在沟长小于1μm时，随着沟道长度的减小，ESD稳健性开始下降。沟道长度在1～3μm之间，是一个ESD稳健性的平坦区，它并不是一个与沟道长度强相关的函数。在沟长大于3μm之后，随着沟道长度的增加，ESD稳健性开始下降。0.25μm PD-SOI工艺的实验结果也证实了本文的分析与推断：横向栅控二极管多晶硅栅沟长对ESD器件稳健性和防护能力也有一定影响。

图6 以多晶硅栅沟长为变量的横向栅控二极管HBMESD测试结果

下面分析多晶硅栅沟长对横向栅控二极管ESD防护器件稳健性和防护能力的影响。

（1）多晶硅栅沟长过小：这时由多晶硅栅沟长定义的N-体阱区宽度较小。在横向栅控二极管ESD防护器件正向导通的ESD电流泄放路径上，重掺杂P+注入区和重掺杂N+注入区都具有较小的导通电阻，只有轻掺杂N-体阱区具有较大的导通电阻，这些导通电阻加起来等于ESD电流泄放路径上的镇流电阻。为了增强ESD防护器件的稳健性，横向栅控二极管周长一般设计得比较大，呈多栅指并联结构并分块布局，而ESD防护器件中ESD泄放电流的均匀分布就成为一个设计难点。虽然较小的镇流电阻可以减小自加热效应的影响，但仍然需要一定的镇流电阻来保证ESD泄放电流的均匀性。因此，在横向栅控二极管多晶硅栅沟长较小时，由于多晶硅栅沟长定义的N-体阱区宽度较小，由N-体阱区所提供的镇流电阻也比较小，导致了ESD电流泄放不均匀，只从少数几根栅指流过，造成ESD防护器件损毁。

（2）多晶硅栅沟长过大：这时由多晶硅栅沟长定义的N-体阱区宽度较大。由多晶硅栅沟长定义的N-体阱区宽度在超过一定值之后，提供了一个较大的镇流电阻，较大的镇流电阻虽然可以保证ESD泄放电流的均匀性，却使ESD电流泄放时产生的焦耳热增加，受自加热效应影响严重，也会导致ESD防护器件损毁。

（3）多晶硅栅沟长取值适中：这时由多晶硅栅沟长定义的N-体阱区宽度适中。由多晶硅栅沟长定义的N-体阱区保持在一个合适的宽度，会提供一个合适的镇流电阻，这时受自加热效应影响不会特别明显，ESD泄放电流均匀性也较好，由较大多晶硅栅周长提供的有效结面积可以被充分利用。ESD防护器件稳健性会表现较好，不会随着多晶硅栅沟长变化而显著变化。

通过以上分析可知，横向栅控二极管ESD防护器件的稳健性和防护能力与多晶硅栅沟长有关，设计窗口较大。但要注意不能设计得过小或过大，否则会成为ESD防护器件设计的短板，影响ESD防护器件的稳健性和防护能力。因此，需要合理设计横向栅控二极管ESD防护器件的多晶硅栅沟长，来提高ESD防护器件稳健性和防护能力。

多晶硅栅沟长设计为该工艺器件特征尺寸的4～5倍左右较为合适，可以使多晶硅栅沟长定义的N-体阱区宽度适中，能够提供一个较为合适的镇流电阻。因此，根据0.13μm PD-SOI工艺器件的特征尺寸，本设计横向栅控二极管ESD防护器件多晶硅栅沟长设计为0.6μm。

4.3 栅控二极管版图设计

根据体硅工艺ESD防护器件的设计经验，横向栅控二极管如果设计成条栅结构，则在多晶硅栅下面靠近有源区边缘的位置，二极管结面在ESD电流泄放时有可能造成电流密度过大，导致击穿烧毁。因此，横向栅控二极管ESD防护器件版图设计成环栅结构，可以使ESD电流均匀地流过结面，有效提高器件稳健性。在版图设计上，环型多晶硅栅采用135°斜角，避免防护器件在受到ESD打击时尖角放电，提高防护器件稳健性。

根据横向栅控二极管的导通特性，导通电阻越小，对ESD电流的泄放能力就会越好，因此在设计时要尽量减小其导通电阻，途径之一就是减小二极管正负极的串联电阻。因此横向栅控二极管ESD防护器件在版图设计时，不能像体硅GGNMOS ESD防护器件设计时那样，在与焊盘相连的端子上加自对准硅化物阻挡层（Salicide Block，SAB层）和拉大端子上接触孔到多晶硅栅的间距。在体硅工艺中，GGNMOS的这些设计可以增加ESD电流泄放时的镇流电阻，保证ESD电流泄放时的均匀性和ESD防护器件自身的稳健性。但在SOI工艺中，横向栅控二极管ESD防护器件要尽量减小两端的串联电阻，以提高ESD电流的泄放能力，减少自加热效应的影响。因此横向栅控二极管ESD防护器件在与焊盘连接的端子上不能加SAB层，同时要折中选取端子上接触孔到多晶硅栅的间距，不能太大，但也要保证与接触孔相连的金属线的宽度。

多栅指横向栅控二极管ESD防护器件版图如图7所示，栅控二极管沟长设计为0.6μm，单栅指二极管周长设计为40μm，单块共有34条栅指并联，共分2块布局，则多栅指横向栅控二极管ESD防护器件周长为40μm×34×2=2720μm。采用多栅指并联且分块布局的版图设计有助于改善ESD泄放电流的均匀性，保证多栅指同时导通，从而有效提高了ESD防护器件的稳健性和防护能力。

图7 多栅指横向栅控二极管ESD防护器件版图

5 设计应用与测试结果分析

5.1 设计应用

该设计成功应用在一款数字电路上，该电路有2个电源域VDDIO和VDD，共地VSS。该款电路的I/O管脚ESD防护电路和电源钳位电路都采用了多栅指横向栅控二极管结构。对电路进行了全芯片ESD防护设计，该款数字电路的全芯片ESD防护网络如图8所示。

图8 数字电路全芯片ESD防护网络

5.2 测试结果与分析

对应用本设计的数字电路进行了标准流程HBM ESD测试，共测试3颗芯片，ESD测试起始电压为1 kV，步进电压为500 V，截止电压打到失效为止，测试结果如表1所示。

表1 应用本设计数字电路的HBMESD测试结果

本设计横向栅控二极管ESD防护器件通过对多晶硅栅周长、沟长及版图的优化设计，有效缓解了自加热效应的影响，具有较好的稳健性和较强的防护能力。该ESD防护器件应用到数字电路中，在整个ESD防护网络中对ESD电流起到了很好的引导作用，把ESD电流引导到ESD备用通路，从而有效避免了内部电路受到ESD打击。测试结果表明，应用本设计横向栅控二极管ESD防护器件的数字电路通过了4.5 kV HBMESD测试。

对应用本设计的数字电路与国内外文献中同类设计HBMESD测试结果进行了对比，对比结果如表2所示。

表2 应用本设计的数字电路与同类设计HBMESD测试结果对比

国外文献[2-3]有关于采用0.13μm PD-SOI工艺电路通过2 kV HBMESD测试及国内文献[4]有关于采用0.18μm PD-SOI工艺通过3 kV HBM ESD测试的报道。0.13μm PD-SOI工艺器件比0.18μm PD-SOI工艺器件特征尺寸小、硅膜薄，受自加热效应影响更为严重，ESD防护器件设计更具难度。通过对比，采用本设计横向栅控二极管ESD防护器件数字电路的ESD防护能力，优于国外0.13μm PD-SOI工艺同类设计2 kV[2-3]及国内0.18μm PD-SOI工艺同类设计3 kV[4]的HBMESD测试结果。

本设计通过对深亚微米SOI工艺器件特性进行分析研究，抓住了深亚微米SOI工艺ESD器件防护能力弱的主要原因：氧化物全介质隔离使其更易受到自加热效应的影响，ESD防护器件工作时产生的热量不能耗散出去，加速导致了热击穿现象的发生，进而影响了ESD防护器件的稳健性。本设计针对性地进行了ESD防护器件选择：排除了深亚微米SOI工艺条件下不适用的SCR、二极管和双极晶体管ESD防护器件；排除了依靠触发寄生双极晶体管工作、受自加热效应影响严重的GGNMOS ESD防护器件；通过资料查找与分析，选择了适宜在深亚微米SOI工艺中采用的横向栅控二极管结构，并利用其正向导通特性工作，有效减小了自加热效应的影响。通过分析论证，合理设计了横向栅控二极管ESD防护器件的周长和沟长，并对版图进行了优化设计，从而有效提高了ESD防护器件的稳健性和防护能力。采用本设计横向栅控二极管ESD防护器件的数字电路通过了4.5 kV HBMESD测试，取得了较好的效果。

6 结论

在深亚微米集成电路设计领域，SOI工艺是个很好的选择。但由于SOI工艺器件结构特点及自加热效应的影响，ESD防护器件设计不能沿用体硅工艺，而成为深亚微米SOI工艺集成电路设计中的一大技术难点。

对于SOI工艺ESD防护器件的设计，需要考虑的问题很多。本文通过对国内外文献的研究，分析了深亚微米SOI工艺器件的结构特点，针对性地选择了合适的ESD防护器件，合理设计了器件的尺寸参数，并对版图进行了优化设计。

设计的0.13μm SOI工艺ESD防护器件，有效解决了深亚微米SOI工艺ESD器件防护能力弱的问题，克服了SOI工艺在ESD防护器件设计上的劣势，使其在深亚微米集成电路领域的优势得以体现。采用本设计的数字电路通过了4.5 kV HBMESD测试，与国内外同类设计相比有较大提升，可以为深亚微米SOI工艺集成电路ESD防护器件设计提供参照。