基于CPCI总线通用测试设备设计

2020-04-26张晓雷贾晓晓赵冬青刘东海

仪表技术与传感器 2020年3期

张晓雷，贾晓晓，赵冬青，刘东海

(中北大学仪器科学与动态测试教育部重点实验室，电子测试技术国家重点实验室，山西太原 030051)

0 引言

近年来随着飞行器技术的快速发展，相应地对地面测控台设备的接口的多样性、可靠性要求也越来越高［1］。地面测控台的规范化、通用化、系列化就显得尤为重要，因此应充分考虑测试设备的继承性并采用成熟的技术。为了全面可靠地测试飞行器设备，设计了基于CPCI总线通用测试设备。

早期的地面测控台针对不同的飞行器任务，由于接口、传输速率及功能的差异，需要新设计不同的测控台设备［2］。因此，从可靠性和经济性上考虑，设计一种通用测试设备是非常必要的。通用测试设备将高速Hotlink接口、高速LVDS接口和RS485/RS422接口等高速数据传输模块与数字量发送模块、模拟量发送模块和供电模块按信号类型和功能集成到一个设备上。通过对传统的地面测控台进行通用化设计，明显地提高了地面测控台的实用性和可靠性。

1 系统总体方案设计

通用测试设备的总体设计框图如图1所示。该设备采用4U、19英寸(1英寸=2.54 cm)标准CPCI机箱(该机箱自带主板)，基于此平台，分别设计了4种通用型CPCI板卡:主控卡、数字量信源卡、模拟量信源卡及电源卡。

主控卡主要通过RS485/RS422接口向飞行器发送指令并接收飞行器状态信息，通过高速LVDS或高速Hotlink接口实时监测或事后下载飞行器的数据;数字量信源卡为飞行器模拟发送同步PCM数据、高速LVDS数据等数字量信息，同时采集电压检测信号;模拟量信源卡为飞行器提供模拟测试信号，包括产生正弦波、三角波、锯齿波等信号，且幅值和频率在一定范围可调;电源卡以其背板输出的+12 V电源作为输入，通过隔离升压DC－DC模块为外部提供一组独立的供电电压。由于电源卡上没有高速接口，不存在高速数据的通信，其主控芯片采用C851F061单片机，其余板卡上主控芯片采用在高速信号处理上更稳定的FPGA芯片。

2 硬件电路设计

所设计的通用测试设备的关键硬件电路包括主控卡的高速Hotlink接口接收电路、高速LVDS接口发送电路及数字量信源卡的高速LVDS接口接收电路。下面就这3个电路的设计进行详细介绍。

2.1 Hotlink接口接收电路设计

图2为Hotlink接口接收电路图。Hotlink数据经过长距离同轴电缆传输后由连接器BNC－KY3输入，防静电芯片SMDA05LCC不仅可以吸收可能造成器件损坏的脉冲，而且能够避免数据受到不必要的噪声影响［3］;变压器TC1－1T起到降低信号谐波干扰的作用，信号经处理后送至Hotlink数据接收芯片CY7B933差分输入端;R159和R160为阻抗匹配电阻，其阻值为同轴电缆特性阻抗的一半［4－5］;R158和 R161组成一个分压网络，为输入差分信号提供需要的直流偏置电平;同时R158与C111组成一个RC滤波网络用来滤除输入端的高频噪声［6］;由于本设计选择INA±通道输入，故将A/B引脚通过电阻R156上拉至5 V。

2.2 LVDS接口发送电路设计

SN65LV1023发送芯片将10位并行数据转换为串行LVDS数据流，芯片发送数据时为10位并行数据附加起始位和停止位［7］。LVDS信号由于电平较低，经过长距离传输会使信号产生衰减和畸变，无法满足长距离的传输要求。因此在发送端增加高速电缆驱动器CLC001提高信号电平，提高数据的传输距离。

图2 Hotlink接口接收电路

SN65LV1023发送芯片输出差分电压取决于输出端端接电阻R6，其阻值与PCB差分线的特性阻抗相同，典型值为 100～120 Ω。R6取 100 Ω 时，驱动器输入端的差分电压约780 mV，满足驱动器100 mV的差分门限电平要求［8－9］。CLC001的输出可看作高阻抗的电流源，R8和R9为分流电阻，将输出电流信号转换为电压信号，同时为传输线提供输入端阻抗匹配。传输线为QX2490，其特性阻抗为100 Ω，因此 R8与 R9设计为 49.9 Ω［10］。C6和 C7为隔直电容，实现交流耦合。图3为LVDS接口发送电路。

图3 LVDS接口发送电路

2.3 LVDS接口接收电路设计

LVDS信号通过线缆传输至接收端自适应均衡器CLC014对发送端衰减和畸变的信号进行恢复，图4为LVDS接口接收电路。

图4 LVDS接口接收电路

LVDS信号经过驱动器CLC001的输出信号和到达均衡器CLC014的输入信号波形图如图5所示，图6为信号经过均衡器CLC014后的输出信号波形图。

图5 CLC001输出信号和CLC014输入信号

图6 CLC014输出信号

SN65 LV1224解码器利用了数据与时钟恢复技术，可以将串行输入的高速LVDS信号解码为10位并行数据和1路时钟信号［11］。从图5、图6可以看出，LVDS信号经过均衡器CLC014的自动补偿后可以把衰减和畸变信号恢复至正常强度，传输给FPGA进行处理。在均衡器的差分输入端口，分别串联100 Ω(R102、R103)电阻用来匹配双绞电缆的阻抗，C26和C27为隔直电容，和发送端一样设计为交流耦合［12］。

3 板卡间交互协议设计

通用测试设备CPCI机箱背板设计2组串行通信总线，2组总线均工作在主从模式。主机为主控卡，其他为从机(包括电源卡、数字量卡、模拟量卡等)。通过该总线，主机向各从机下发指令，当从机识别到是自己的ID时，将相应的状态返回给主机，主从机的拓扑结构如图7所示。

图7 主从机的拓扑结构

3.1 总线协议

主、从机工作在“点名－应答”的方式下，主机发出点名指令，从机根据指令内容进行应答。

总线串行码率定义为10 Kbit/s，采用标准串行协议，包含1 bit起始位、1 bit停止位和8 bit数据位，发送时先发送低位。主机每次点名时连续发送3条一样的指令，指令间隔为11 bit“1”，时序如图8所示。指令内容如表1所示。从机每接收到一次状态获取指令，相应发出一次状态数据，每次返回10个字节状态信息，字节间无空隙位间隔，从机卡返回的状态信息如表2所示。

各板卡加电后，主机TX端处于发送状态，各从机RX端处于接收状态;主机RX端处于接收状态，对应被点名从机处于发送状态;从机开始返回状态前先将引脚由高阻设置为输出，状态输出完毕后，再设为高阻态，防止各从机同时输出，导致引脚损坏。

图8 主机指令发送时序

表1 主机指令内容约定

表2 从机信息返回帧格式约定

3.2 逻辑实现

主机在板卡加电后根据标准串行协议，其中一组串行通信总线默认对从机各板卡循环点名，发送各从机板卡状态获取指令;对单个从机的点名周期为20 ms(包括发送指令和状态返回的时间)，发送指令的最长时间为6.3 ms;主机另外一组串行总线通过CPCI总线识别上位机指令，发送对应的指令，每个指令连续发送3条，不循环发送，与循环指令发送协议相同，指令的最长时间为6.3 ms。

从机通过2组串行通信总线根据标准串行协议接收主机发送的点名指令，识别到是自己的ID时，根据主机指令执行相应的指令并能将相应的状态返回给主机。从机电源卡与其余从机不同，这里特别说明，主控芯片单片机无法并行接收2组串行指令，在单片机里通过引入中断来顺序判别主机指令。从机电源卡识别到主机发送的上位机指令后控制相应的继电器打开或闭合，接收到状态返回指令则发送相应状态给主机，从机电源卡的工作流程图如图9所示。

单片机加电后识别串口0是否发生中断，如果串口0发生中断，则继续判定串口指令内容，如果为28 V上电指令，则控制继电器闭合;如果为28 V断电指令，则控制继电器断开;如果上电后是串口1发生中断，则判断是否为电源卡返回状态指令，如果是则启动A/D转换器，并通过串口返回状态信息(包括供电电压、供电电流等)。

图9 从机电源卡的工作流程图

4 设计结果验证

为了对通用测试设备硬件数据传输接口的可靠性进行验证，需额外的采编存储设备配合通用测试设备共同搭建的测试系统，此外还应对板卡间交互协议进行验证。

模拟量卡输出的模拟信号可以通过示波器验证模拟量卡信号输出的正确性。为了验证硬件数字量接口数据传输的可靠性，如表3所示将数据传输接口的数据配置成相应的帧格式，通用测试设备各个发送接口的数据通过采编存储设备进行统一编码存储，接收接口通过上位机软件对编码存储的数据进行回读并进行数据分析，验证硬件数字量接口数据传输的可靠性。

表3 各接口数据传输格式配置表

上位机收到的各接口的数据截图如图12～图14所示。Hotlink接口收到的数据如图10所示，LVDS接口收到的数据如图11所示，同步PCM接口收到的数据如图12所示，RS485接口收到的数据如图13所示，RS422接口收到的数据如图14所示，从图10～图14可以看出各个端口都可以收到符合配置帧结构的数据，从而验证了硬件数字量接口数据传输的可靠性。