优化目标阻抗改善电源瞬态响应的方法研究

2019-02-21赵未平

通信电源技术 2019年1期

王亮，赵未平

（1.中兴通讯南京研究院，江苏南京 210012；2.江苏领航服务公司，江苏南京 210028）

0 引言

随着技术的发展，对于计算能力的进一步要求，数字集成电路的规模越来越大，功耗越来越高。单片IC上集成晶体管达20亿个，时钟频率达数吉赫兹，功耗达数百瓦，消耗电源电流大于200 A，引起瞬变电源电流达到1012A/s[1]，电源完整性PI的设计变得越来越重要。PI设计的一般原则是基于目标阻抗定义[2]，在整个频段内尽可能实现最低阻抗，使得从器件端口看去的电源分配网络PDN的等效阻抗最小。很多学者对优化阻抗提出了各种各样的方法[3-6]，但是这些方法主要是在设计之初做电容数量和种类的选择。而在实际的工程设计中，PCB上的空间往往受限，只能放置有限数量的电容焊盘，更多时候需要同封装下选择合适容值和阻抗特性的电容来优化目标阻抗，满足电源的瞬态响应有更快的响应速度和更低的电压波动。此外，在不改动PCB设计基础上进一步改善电源瞬态响应，也依赖于目标阻抗的进一步优化。

1 理论分析

1.1 确定优化的频率

PI设计的一般原则是基于目标阻抗，定义为：

式中：ΔVdd为工作电压，It是最坏情况下的瞬变电流，平均值δripple指可容许纹波系数，一般取5%。

整个PDN系统模型如图1所示。

图1 PDN系统模型

目标阻抗对应的各个组件的时域和频域范围，如图2所示[7]。

整个频段的阻抗可以在频域和时域内划分为不同的部分，每个部分的主要影响部件是确定的。VRM电源调节模块，对应100 kHz以下的频段；Bulk电容对最大1 MHz以内的频段有较大影响；更小封装的表贴电容对应20 MHz以下频段；200 MHz以下是芯片封装电容起主要作用，再往上的频段吉赫兹阶段则只能是芯片上的电容直接决定其阻抗。实际上，随着技术的发展，不同频段之间的交叉也越来越模糊。在较新的IC器件中，往往会在芯片封装上加上更多电容，SMT部分尽量转移到芯片。譬如，Intel的Skylake CPU，功耗205 W最大，外部只需要配置bulk电容，1 MHz以上的阻抗设计全部在芯片上实现。

频率的阻抗不如时域显示直观，对于时域的理解，可以大概理解为电源瞬态变化时的上升沿。VRM可以响应最大几十毫秒左右的电流变化，再小一点的微秒左右边沿的电流变化则需要bulk电容提供电流，因为VRM已经来不及响应。同理，更高的电流边沿变化需要更靠近芯片die上的小电容提供。

目前的设计挑战在于电流非常大，高达几百安培。实际情况中，应尽可能实现瞬态变化的及时响应，并保持PDN的稳定。多数情况下，比较严格的电流瞬态变化边沿在微秒级别，对应着Bulk电容的设计范围。PCB设计作为板级，可以主要控制bulk电容和VRM，而VRM对于高速变化的边沿无能为力，所以优化集中在buik电容的设计上。

1.2 确定电容阻抗

电容的频率特性如图4所示，是常见的几个同封装的电容特性曲线。

容值越大，谐振频率越小，阻抗也越低。由于等效电感的存在，谐振频率左边是电容特性，右边则已呈现电感特性。PDN上不同电容累加，形成了总的目标阻抗。

图2 时域曲线

图3 频域曲线

2 优化方法

设PDN上可以放置的同封装电容的总数量是ntotal，总数量的确定往往受到的最大限制是PCB的布局空间。高度集成的PCB上能够放置有限数量的电容焊盘。设同样封装下不同容值的种类分别是a,b,c…n，且a＞b＞c＞…n，则总数量为：

对于实际设计，可以选择不同的电容规格来实现最优性能，也就是选择最优的na,nb,nc…nn。

2.1 每一个频点的总阻抗计算

取 100 kHz、200 kHz、500 kHz、800 kHz、1 MHz共5个频点，每一个频点的不同电容会有对应的阻抗Z的数据。例如，对于0805封装的10 μF电容，对应的Z频点的总阻抗为：

这样可以得到每一个频点的阻抗。

2.2 阻抗优化方法

在总数量不变的基础上，遍历每一种可能的配置。如图5所示，首先遍历阻抗得到1 MHz频点最低时的阻抗曲线Za，再遍历得到100 kHz频点最低时的阻抗曲线Zb，然后以此为基准，求最终优化的目标曲线Zc。Zc在各个频点上距离Za和Zb的差值是最小的，最终Zc对应的配置na,nb,nc…nn即为优化后的电容配置数量。

3 仿真结果

本文设计了一款服务器主板，采用intel的最新款CPU作为核心芯片，供电核电压VCC最大为1.8 V，228 A，电流范围很大，电流边沿速率750 A/μs，电流负载变化为200 A的250 Hz阶跃波形。该款芯片设计1 MHz以上的频段已经在芯片封装上实现。板级PDN设计主要关注Bulk电容。优化前后的电容规格和数量对比如表1所示。