宽带分数抽取数字下变频设计

(中国航空工业集团公司雷华电子技术研究所， 江苏无锡 214063)

0 引言

根据带通采样理论，在数字中频接收系统中，当模数变换器(Analog to Digital Converter, ADC)采样率fs、信号带宽B及载频fc符合fs≥2B,fc=(2n+1)fs/4(n=0,1,2,…)的关系即可实现信号采样与处理。但是在雷达接收系统中，中频信号的采样率和载频从来都不是由数字中频接收系统随意选择的，而是需要综合考虑射频发射和模拟接收系统的设计。

这种基于雷达整体设计架构的限制，无疑对数字中频采样和数字下变频的处理产生了很大局限性，这样将导致信号处理系统所需要的基带数据率与中频信号采样率之间可能无法通过整数抽取实现，于是数字下变频算法过程需要能够实现分数抽取。分数抽取的过程是先对原始信号I倍内插，再对内插后的信号进行D倍抽取(其中内插倍数I和抽取倍数D为互质整数)。

在超宽带雷达接收系统中，大带宽信号经过数字下变频处理后，其基带数据率仍然可能在GHz左右，如此高的处理速率显然无法在现场可编程门阵列(Field Programmable Gate Array, FPGA)中直接进行内插与抽取处理。本文基于并行多相内插滤波和并行多相抽取滤波算法架构，通过多路并行方式，实现高速信号的FPGA处理，从而完成超宽带信号的分数抽取设计。

1 超宽带数字接收

分数抽取实际上是对数字下变频后的基带信号进行的重采样过程，其算法实现必须基于ADC采样芯片的输出数据架构以及数字下变频算法的实现过程。与低速窄带接收系统不同，即使直接进行单路内插和抽取也不会超过FPGA的时钟处理能力，超宽带接收处理系统并行支路的数据率仍然较高，单路内插运算可能导致FPGA时钟速率过大，从而导致工程上无法实现。超宽带信号的分数抽取方法与其基带信号的获取方式相关，在讨论分数抽取之前，需要了解超宽带数字中频接收及数字下变频(Digital Down Conversion, DDC)的处理过程[1]，这是分数抽取算法工程实现的运算基础。

1.1 ADC信号预处理

在超宽带数字中频接收系统中，当采样率达到1 GHz以上并且不超过3 GHz时，大多数低压差分信号(Low Voltage Differential Signaling，LVDS)并行传输接口的ADC芯片，其数字信号输出形式通常是2路或4路并行数据总线，单路信号数据率可达到几百兆赫兹，这样的采样芯片能够满足雷达系统对大带宽数字中频信号的接收处理需求。不过尽管采用了多路并行总线传输，高速ADC数据总线输出至FPGA端口的速率只是降到采样率的1/2或1/4，对FPGA而言数据率仍然较高，而如此高速的信号无法在FPGA中直接进行处理。

对ADC高速数字信号进行降速预处理，是实现后续数字下变频运算的前提。Xilinx公司的FPGA中提供了用于降速处理的双倍数据速率(Input Double Data Rate，IDDR)寄存器，可以将接入FPGA端口的一路高速信号解析为速率只有原来一半的两路并行信号。以ADC芯片输出4路高速并行数据总线为例，FPGA接口寄存器IDDR将数据解析为8路低速信号的过程如图1所示[2]。

图1 高速中频信号预处理

经FPGA数据率降速预处理，并行中频信号支路数量为原来的两倍，但是单路信号数据率的减半使得FPGA处理时钟的压力减轻，并能够完成后续多路并行数字下变频算法处理。

1.2 并行多相DDC

对采样率在GHz以上的数字中频接收系统，ADC芯片并行数据总线架构以及数据降速预处理的实现方式，导致中频信号通常为4路或8路并行低速信号，数字混频、数字低通滤波和抽取也基于这些并行数据实现。在高速信号采样系统中，为减轻数字混频的压力，信号载频和采样率通常能够设置为fc=(2n+1)fs/4(n=0,1,2,…)的关系，这将使数字本振只有0和±1这样的值，数字混频过程只需进行简单的加减运算，并且能够实现并行信号的2倍抽取。当然限于雷达系统的整体设计规划，即使信号载频与采样率的设置无法保证这样的关系，那么仍可以通过二次变频的方式保证第一级的混频与抽取简化运算。

设低通滤波器为h(n)，其Z变换为

(1)

设D为并行多相分支数，将式(1)多相展开[2]:

(2)

这样即可获得滤波器系数的多相分解形式，经混频及2倍抽取，并行多相滤波算法将减少一半运算。以高速信号预处理后的8个并行支路中频信号为例，基于FPGA的超宽带数字混频及2倍抽取、基4并行多相滤波算法实现过程如图2所示[2]。

图2 超宽带数字下变频算法

经并行多相滤波结构的数字下变频算法后，N路降速后的中频信号转换为M(M=N/2)路基带I/Q信号，每个并行支路I或Q 信号的数据率为fs/N。分数抽取算法的实现即是对并行M路、处理时钟为fs/N的基带信号进行重采样处理。

2 宽带分数抽取

2.1 算法架构

依据超宽带数字中频接收系统的处理过程：高速ADC芯片输出多路并行数据总线、高速数字中频信号降速预处理将并行数据加倍、数字混频和2倍抽取，以及并行多相滤波数字下变频算法架构，使得大带宽信号数字下变频后的基带信号通常为M(M=2K)路并行支路。这M路并行支路基带信号是进行宽带分数抽取的数据基础，也就是说超宽带分数抽取并不是单路基带信号进行简单的内插及抽取，而是要对多路并行基带信号进行多相内插及多相抽取算法。

并行多相内插滤波及并行多相抽取滤波，用于信号内插和抽取后的抗混叠滤波，是实现超宽带分数抽取的关键算法。以并行度4的基带I/Q信号为例，分数抽取实现架构[3]如图3所示。

图3 并行多相分数抽取实现架构

2.2 多相内插滤波

多相内插倍数I与抽取倍数D根据分数抽取后的数据率与超宽带数字下变频的基带数据率取最小公倍数计算获得，并且要受限于多相结构数字下变频是M(M=2K)路并行输出，每个支路基带信号都需要进行I倍内插处理。对2K路并行支路而言，并行多相内插算法需要完成I·2K倍内插处理，内插后获得I·2K并行支路信号。

设(NI-1)阶内插抗混叠滤波器为hI(n)，按式(2)滤波器多相分解方法，M路并行内插滤波器第i路多相系数为

hIi(m)=hI((i-1)I+m)，m=0,1,…，NI/MI

以并行度M=4的基带信号为例，I倍并行多相内插滤波算法结构如图4所示。经过并行多相内插滤波后，每个基带支路信号扩展为I路并行的多个支路信号，并且每个内插支路的数据率与支路基带信号数据率相同[4-5]。通过并行多相滤波结构，在不提高FPGA处理时钟的情况下，实现高速基带信号的内插运算。

图4 并行度为4的多相内插滤波

2.3 多相抽取滤波

I倍并行多相内插运算后，M路基带I/Q信号扩展为M·I路、处理时钟与原单路基带信号相同的并行多支路信号系统。由于抽取运算是降低数据率的过程，直接对每个内插支路进行独立抽取，再完成抗混叠并行多相抽取滤波即可[6]。

设(ND-1)阶抽取抗混叠滤波器为hD(n)，按式(2)滤波器多相分解方法，M·I路并行抽取滤波器第i路多相系数为

hDi(k)=hD(i+MIk),k=0,1,…,ND/MI

超宽带多相滤波数字下变频的单个基带支路信号的数据率为(fs/2)/M，经I倍多相内插和D倍多相抽取后得到M·I路并行信号，单个支路的数据率为((fs/2)/M)·I/D。以基带信号并行度M=4、经I倍内插后的系统为例，并行多相抽取滤波结构如图5所示。

图5 并行度为4的多相抽取滤波

值得注意的是，内插滤波器和抽取滤波器的设计特性是一致的，但是与数字下变频并行多相滤波器不同。数字下变频算法的低通滤波器是由信号带宽和中频信号采样率来确定通带和阻带截止频率的，而内插及抽取滤波则根据信号带宽与I倍内插后的数据率进行设计的。

由于并行内插滤波器与并行抽取滤波器的作用相同，即用于内插后和抽取前的抗混叠滤波，并且二者系数多相分解方式在本质上亦是一样的，因此在工程实现过程中将两组滤波器合并处理，这样能够简化多相滤波处理流程，节省FPGA资源占用，优化系统实现架构。

3 仿真及测试

以采样率为2 400 MHz，信号载频为1 800 MHz，信号带宽为900 MHz，输出基带信号数据率为1 000 MHz的超宽带数字中频接收系统为例，仿真超宽带分数抽取算法的实现过程。

3.1 算法仿真

高速ADC芯片输出4路并行高速数据总线，每路总线的数据率为600 MHz，经高速信号降速预处理、并行多相结构数字下变频和2倍抽取后，得到为4路并行、单路I或Q信号数据率300 MHz的基带信号。

由于超宽带数字接收处理获得的基带数据率为1 200 MHz，而信号处理系统要求输出的数据率为1 000 MHz，因此需要进行内插倍数为5、抽取倍数为6的分数抽取运算。基于超宽带数字下变频并行多相滤波输出格式，经分数抽取处理后，原始4路×300 MHz的基带信号转换为4路×250 MHz的基带信号。

以1 800 MHz中频、频偏450 MHz点频信号为例，超宽带数字接收并行多相滤波数字下变频后的频谱如图6所示。多相内插及多相抽取抗混叠滤波器的特性一致，其通带及阻带截止频率根据信号带宽与多相内插后的数据率确定，用于内插后和抽取前的抗频谱混叠滤波，频响特性如图7所示。

图6 超宽带数字下变频基带频谱

图7 抗混叠滤波频响特性

通过并行5倍多相内插滤波，4路×300 MHz的原始基带信号转换为(4×5)路×300 MHz的并行内插信号。FPGA的处理时钟仍然为300 MHz，只是内插后的并行信号数量增加至原来的5倍，通过增加FPGA“面积”的方式达到其整体运算“速率”的提升，内插后的信号频谱如图8所示。

图8 并行多相内插滤波后频谱

将每个内插支路进行6倍抽取，获得20路×50 MHz并行抽取信号，再按原始4路基带信号将每路基带信号对应的5个支路信号进行顺序组合，最终获得4路×250 MHz分数抽取基带信号[7]。FPGA的处理时钟由300 MHz降低至250 MHz，也即实现了超宽带信号的分数抽取运算，分数抽取后的频谱如图9所示。

图9 宽带分数抽取仿真频谱

比较图6和图9分数抽取前后的信号频谱，噪声功率和信噪比两项衡量基带信号性能的关键指标相同，也即基带信号分数抽取的多相内插与多相抽取过程并没有导致信号处理效果变差，此分数抽取方法可以广泛应用于雷达系统中。

3.2 FPGA硬件测试

以Xilinx公司资源与性能较优的7系列FPGA XC7K410T及TI公司8位高速AD芯片ADC083000组成的单通道数字接收硬件平台进行算法测试，宽带数字下变频及分数抽取算法对FPGA主要资源的使用情况如表1所示，分数抽取硬件测试频谱如图10所示。

表1 宽带数字下变频及分数抽取FPGA资源

图10 宽带分数抽取硬件测试频谱

FPGA资源消耗情况能够实现宽带分数抽取系统工程应用，硬件测试的信号性能亦满足雷达宽带系统对数字中频接收及信号预处理的需求。

4 结束语

由于高速ADC采样和宽带数字下变频算法架构的限制，采用并行多相内插滤波和并行多相抽取滤波的方式，在不提高FPGA处理时钟的情况下，实现了宽带数字中频接收系统的大带宽信号的分数抽取设计。

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