高速比较器的设计机理研究

熊召新

(陕西理工大学 物理与电信工程学院， 陕西 汉中 723000)

比较器是模数转换器或数字DC-DC变换器的关键模块之一，决定着A/D和数字DC-DC变换器的速度、精度和功耗指标。比较器电路是数模混合集成电路中的最基本模块之一，被广泛应用于模数转换器(A/D)[1]、数字DC-DC转换器等电路系统中。随着数字通信、数字化雷达、软件无线电等技术的高速发展，推动比较器向着快速方向发展。与此同时，随着半导体技术的发展，半导体器件工艺尺寸的降低，促进在集成电路设计中采用更多低功耗设计技术。

在高速低功耗的模数转换器设计中，比较器是其中的关键模块，其速度、功耗和噪声等性能对模数转换器有着至关重要的影响。通常采用多级开环比较器[2]、动态锁存再生比较器[3-4]或预放大锁存比较器[5]等结构来获得较高的速度，多级开环比较器能够获得较高的速度和精度，但受到多级放大器带来的带宽限制影响，很难实现非常高的速度。动态锁存比较器可以实现较高的速度，但是由于其结构限制，失调电压较大，精度较低。预放大锁存比较器，在动态比较器前增加一级放大器，速度和精度能力较为均衡。

本文以预放大锁存比较器为研究对象，研究了影响比较器速度的主要因素，研究结果表明，预放大器和数字锁存器之间的级间负载电容对比较器前置放大器速度影响较大，实际电路设计中要设法降低级间电容的大小。

1 电路结构

图1 预放大数字锁存比较器结构

大多数情况下，预放大比较器由前置放大器和再生式正反馈锁存器组成[6-7]，如图1所示。通常，典型的正反馈数字锁存器有10～20 mV的迟滞或失调电压，因此，在数字锁存器前面需要放置一个前置放大器，将输入的模拟信号放大，以便数字锁存器进行正确的判决。

2 预放大锁存比较器的速度提升方法

2.1 前置放大器

比较器的速度与前置放大器的压摆率和带宽相关，在高速高精度比较器的设计中，前置放大器需要一个比较高的带宽以保证其延时足够小，但受到增益带宽积的限制，在高带宽情况下很难实现较高的增益。在CMOS电路中采用套筒结构是提高单级放大器增益和输出阻抗最有效的办法之一，但需要较高的工作电压，随着工作电压的降低，这种方法不再可行。若在前置放大器中采用多级级联放大器结构[8-9]，对于单级放大器而言，其频域响应函数为[10]

(1)

如果每级放大器相同，则总的频域响应函数为

(2)

多级级联放大器的-3 dB带宽为

(3)

可见随着单级放大器级联数目n的增加，多级级联放大器的带宽随之减少，带宽的减少意味着前置放大器延时增大。因此，为提高比较器的速度，往往采用单级放大器作为前置放大器，并利用其他增益自举方法提高其增益大小，如二极管负载、负电阻负载等实现低增益宽带放大器都是比较可行的方法。

图2(a)所示为利用负电阻进行正反馈的增益自举前置放大器电路，图2(b)则是利用附加电流增加增益的前置放大器。

(a) 负电阻增益自举放大器 (b) 附加电流增益自举放大器 图2 前置放大器

图2(a)中的NMOS管MN3、MN4作为负电阻同二极管连接的NMOS管MN1、MN2并联，以实现较高的增益，在忽略寄生电容Ca、Cb及NMOS管漏源之间输出电阻r0的情况下，其放大器增益为

(4)

从公式(4)可以看出，MN1和MN3跨导相等时，理论上可以提供接近于无穷大的增益。

图2(b)中的NMOS管MN3和MN4做为恒流源，为输入对管MP1和MP2提供一个附加电流，增大其增益。同理忽略寄生电容Cc、Cd及NMOS管漏源之间输出电阻r0，其电路增益为

(5)

从公式(5)可见，减小MN1的跨导gMN1，或增大输入对管的跨导gMP1，可提高这种单级放大器的增益。MOS管的跨导按定义可写为

(6)

由公式(6)可知，要减小NMOS管MN1的跨导gMN1，在电流恒定条件下，可减小管子的宽长比；而增大PMOS管MP1的宽长比，虽然也可以增大放大器电路的增益，但是却增大了输入寄生电容，影响放大器的速度。由公式(4)和(5)对比可见，在忽略寄生电容的理想情况下，在保证相同的带宽情况下，图2(a)中的单级放大器结构能提供更大的增益，更适合作为预放大数字锁存比较器的前置放大器。但实际电路中，随着信号频率的增大，放大器中各个MOS管的寄生电容对电路增益和带宽的影响无法忽略。

图3是图2中两种单级放大器相对应的小信号等效电路，其中图3(a)是利用负电阻正反馈增益提高的放大器小信号图，图3(b)则是利用附加恒流源提高输入对管增益放大器的小信号图。考虑寄生电容的影响及输出电阻r0的影响，分析图2中放大器的电压增益。

(a) 负电阻增益自举放大器小信号 (b) 附加电流增益自举放大器小信号 图3 前置放大器小信号图

对图3(a)中的a和b两节点列方程，由于电路对称，有gMP=gMP1=gMP2，gMN1=gMN2，gMN3=gMN4，r0=r0,MN1=r0,MN2，C1=Ca=Cb=Cgs,MN1+Cdb,MN1+Cdb,MN3+Cgs,MN4+Cdb,MP1，可得下面两方程式：

(1/r0+gMN1+sC1)Va=-gMPVINP-gMN3Vb,

(7)

(1/r0+gMN1+sC1)Vb=-gMPVINN-gMN3Va,

(8)

其中VINP=-VINN=VIN/2。解公式(7)和(8)构成的方程组，得到图3(a)中放大器的增益为

(9)

由公式(9)可见，在实际的负电阻正反馈增益提高放大器电路中，即使NMOS管MN1和MN3跨导相等，实际的增益并不能实现理论值上的无穷大，实际增益为gMP·r0，电路的-3 dB带宽为1/(r0C1)。

对图3(b)中的c和d两节点同样列方程，由于电路对称，同样有gMP=gMP1=gMP2，gMN1=gMN2，gMN3=gMN4，r0=r0,MN1=r0,MN2，C2=Cc=Cd=Cgs,MN1+Cdb,MN1+Cdb,MN3+Cdb,MP1，可得下面两方程式：

(1/r0+gMN1+sC2)Vc=-gMPVINP-gMN3VNbias,

(10)

(1/r0+gMN1+sC2)Vd=-gMPVINN-gMN3VNbias。

(11)

同理有VINP=-VINN=VIN/2，解公式(10)和(11)构成的方程组，得到图3(b)中放大器的增益为

(12)

由公式(12)可见，附加的直流电流源没有改变放大器的增益公式，只增加了放大器级输入对管跨导gMP。在寄生电容影响下，图2(b)中的放大器电路，其增益为gMP/(1/r0+gMN1)，-3 dB带宽为[1/(r0C2)+gMN1/C2]。实际电路设计中，为提高增益，通常减小NMOS管MN1的跨导gMN1，适当增大附加直流电流源gMN3VNbias。

对比图2中两个放大器电路，在两放大器电路的偏置电流源电流相同情况下，已知C1>C2，因此图2(a)中放大器电路的-3 dB带宽要小于图2(b)中的放大器电路的-3 dB带宽。

2.2 锁存器的延时

一个基本的动态锁存器电路如图4所示。

图4 动态PMOS锁存器

图5 动态PMOS锁存器小信号模型图

动态锁存器的工作过程如下：CLK为低电平时，MP3和MP4开启，锁存器工作在复位状态，节点e和f都会复位到相同的高电位，比较器的输出都为零电位。当CLK为高电平时，MP3和MP4关闭，预放大器产生第一级的输出XP、XN，通过MN5和MN6被传递到锁存再生级，MP5和MP6构成一组正反馈，正反馈使得节点e和f的输出电位被分离成不平衡的输出，一端为高，接近于VDD，一端为低，接近于GND，这一组不平衡的输出经过两个反相器的整形后，产生最终的比较器输出信号。

图4中的动态锁存器在忽略时钟开关后的小信号模型图如图5所示。

由于电路两端对称，故有Ce=Cf=Cgs,MP6+Cdb,MP5+Cdb,MN5，gMP5=gMP6，由图5可写出动态锁存器的时间延时公式为：

(13)

当MP5和MP6工作在饱和态，主要负载电容是Cgs，忽略较小的电容Cdb，公式(13)可改写为：

(14)

从公式(14)可以看出，锁存器的延时时间受到MOS管沟道长度的限制，再生级的晶体管应该采用较小的尺寸进行设计。同时，初始静态电流I0增大，也可提高再生速度。

3 仿真结果

对图2中单级两种放大器用VIS 0.4 μm BCD工艺Hspice仿真对比，电源电压为5 V，前置放大器偏置电流约90 μA。

图6是图2中两种前置放大器的的频域仿真结果，从图6中的仿真结果可以看出，利用负电阻正反馈提高增益的前置放大器，增益约为23.8 dB，-3 dB带宽约为12.65 MHz。

图6 预放大器的频率仿真结果

采用附加电流源反馈的增益放大器增益仅仅为7.77 dB，要得到与负电阻正反馈前置放大器类似的增益，需要采用三级放大器串联，这显然大大增大了电路的总功耗。其-3 dB带宽约为171 MHz，利用附加电流源反馈，由于大大减小了前置放大器与锁存器之间的级间电容，因此-3 dB带宽大幅提高。根据公式(3)可知，如果采用三级放大器串联，其-3 dB带宽约为原来的一半。

将比较器的负输入端固定在2.5 V，正输入端输入一个20 ns，即50 MHz的周期方波信号，低电平为2.0 V, 高电平为3.0 V，采用同样的动态锁存器，考察两种比较器的整体传输延时时间，图7是两种比较器的延时仿真结果。

图7 两种比较器的延时仿真结果

从图7中可以看出，利用附加电流源提高前置放大器的增益，减小了级间负载电容大小，其延时比利用负电阻反馈提高前置放大器增益的预放大比较器延时少6.45%。

图8是两种比较器的版图，负电阻反馈比较器版图有效面积为66.3×70.2 μm2，而附加电流源比较器版图有效面积为70.2×71.1 μm2，这是由于受到附加的电流源电路影响造成面积稍微有所增大。

(a) 负电阻反馈比较器版图 (b) 附加电流源反馈比较器版图图8 两种比较器的版图

4 结 论

预放大锁存器结构的比较器采用低增益的单级放大器作为前置放大器，消除动态锁存器过大的失调电压，前置放大器的增益和级间电容大小对比较器的性能有较大的影响。本文通过在前置放大器中引入负电阻正反馈，可以获得合适的增益，满足比较器的高精度要求，但这种方法引入了较大的级间电容，降低放大器的-3 dB带宽，降低了整个预放大比较器的速度。在实际电路设计中，为保证有足够高的速度，在保证有足够高增益的前提下，应当使负电阻反馈引入的级间电容尽可能小，避免前置放大器延时过大。

如采用引入附加电流源提高增益的前置放大器，为满足足够的精度，需要采用三级串联才能得到足够的增益放大，但这显然会消耗过多的功耗。因此，采用单级的负电阻正反馈放大器作为预放大器锁存器的前置放大器，在高速高精度的A/D或数字控制DC-DC电路系统中更为合适，而在对精度要求较低的高速A/D中，采用附加电流源的放大器作为前置放大器的比较器更为合理。本文的研究结果对正确设计应用于A/D或数字DC-DC的比较器电路参数选取提供参考。

[1] SONG B S.深亚微米CMOS模拟集成电路设计[M].刘力源，译.北京:科学出版社，2014.

[2] ALLEN P E,HURST P J,LEWIS S H,et al.模拟集成电路的分析与设计[M].张晓琳，译.北京:高等教育出版社,2005：194-199.

[3] KOBAYASHI T,NOGAMI K,SHIROTORI T,et al.A current-controlled latch sense amplifier and a static power-saving input buffer for low-power architecture[J].IEEE J Solid-State Circuits,1993,28(4):523-532.

[4] WICHT B,NIRSCHHL T,SCHMITT-LANDSIEDEL D.Yield and speed optimization of a latch-type voltage sense amplifier[J].IEEE J Solid-State Circuits,2004,39(7):1148-1158.

[5] BARADARANREZAEII A,ABDOLLAHI R,HADIDI K, et al.A 1 GS/s low-power low-kickback noise comparator in CMOS process[C].Linkoping:European Conference on Circuit Theory and Design IEEE,2011:106-109.

[6] CHOI M,ABIDI A A.A 6b 1.3 Gsample/s A/D converter in 0.35 μm CMOS[J].IEEE J Solid-State Circuits,2001,36(12):1847-1858.

[7] DALTON M, MEHR I.A 500 Msample/s, 6-b nyquist-rate ADC for disk driver read-channel application[J].IEEE J Solid-State Circuits,1999,34(6):912-920.

[8] ALLSTOT D J.A Precsion Variable-Supply CMOS Comparator[J].IEEE J Solid-State Circuits,1982,17(6):1080-1087.

[9] 李鹏，刘力源，李冬梅.一种高速高精度比较器的设计[J].半导体技术，2010，35(10)：1011-1015.

[10] RAZAVI B.Design of analog CMOS integrated circuits[M].New York: McGraw-Hill,2015.