APP下载

一种用于逻辑分析仪的FPGA测试接口电路

2017-12-15文常保吴忠秉雪程飞姚世朋李演明王澄宇

实验室研究与探索 2017年11期
关键词:单端驱动器分析仪

文常保, 吴忠秉, 雪程飞, 姚世朋, 李演明, 李 阳, 王澄宇

(长安大学 电子与控制工程学院 微纳电子研究所,西安 710064)

一种用于逻辑分析仪的FPGA测试接口电路

文常保, 吴忠秉, 雪程飞, 姚世朋, 李演明, 李 阳, 王澄宇

(长安大学 电子与控制工程学院 微纳电子研究所,西安 710064)

针对目前利用逻辑分析仪对FPGA进行测试时,各待测信号之间出现干扰现象及利用差分方式测量时浪费FPGA的 I/O引脚资源的问题,提出了一种用于逻辑分析仪的FPGA测试接口电路实现方案。该方案由信号输入接口模块、单端信号转差分信号模块和信号输出接口模块组成。信号输入接口模块完成FPGA和测试接口电路之间的信号传输工作,单端信号转差分信号模块把单端信号转换成差分信号,信号输出接口模块将转换完成后的信号输出给逻辑分析仪。通过一个具体的FPGA信号测试实验表明,在采样深度分别为1、8、32 KB时,使用测试接口电路比没有使用时的测量相对误差分别减少了87.3%、90.2%、88.6%。

现场可编程门阵列; 逻辑分析仪; 测试接口电路

0 引 言

现场可编程逻辑门阵列(FPGA)[1]由于具有强大的数据并行处理能力,并且将硬核或软核,以及存储器、外围I/O等硬件资源集成在一起[2],大大降低了电路系统设计的复杂程度和效率的提高,因此从一出现就得到了学术界和工业界的青睐,其也成为目前研究和应用的热点之一[3-4]。

目前,对于FPGA的测试多采用逻辑分析仪来完成[5-7]。它可以监测和存储硬件电路工作时的逻辑电平,并将其以类似方波的波形图直观的显示出来,利于开发人员剖析、查验电路设计的正确与否。当采用单端信号方式对FPGA进行测试时,多路待测信号在传输过程中会产生干扰现象,使测试结果的准确度降低[8-9]。尽管使用差分信号方式[10-11]测试能够很好的解决干扰问题,但当系统的设计内容非常庞大时,逻辑分析仪直接与FPGA相连进行差分信号测试,会造成FPGA的I/O引脚资源的浪费,且在系统I/O引脚资源紧张的情况下,若还留出足够I/O引脚进行测试使用,则必须进行系统硬件升级,这又会引起开发难度增加和成本提高[12]。

针对目前FPGA测试中存在的上述不足,提出了一种用于逻辑分析仪的FPGA测试接口电路设计方案。在不增加系统硬件资源的情况下,实现了单端信号到差分信号的转换,解决了FPGA测试中存在的干扰问题。

1 设计方案及工作原理

用于逻辑分析仪的FPGA测试接口电路由信号输入接口模块、单端信号转差分信号模块和信号输出接口模块组成,原理结构如图1所示。其中,信号Ⅰ是从FPGA输入到测试接口电路的待测信号。信号输入接口模块完成FPGA和测试接口电路之间的信号传递工作,而单端信号转差分信号模块是把单端信号转换成差分信号。信号输出接口模块是将转换完成后的信号Ⅱ输出给逻辑分析仪。

图1 测试接口电路原理结构图

测试接口电路中信号输入接口模块具有nip路信号通道,其中

nip=2i

(1)

式中,i≥3,i∈N。

单端信号转差分信号模块中是用差分线路驱动器来完成单端信号到差分信号的转换。差分线路驱动器具有ndip路信号输入通道。所需要的差分线路驱动器的数量为

nd=nip/ndip

(2)

式中,ndip=2,4,…,2j(j≥1,j∈N)。

信号输出接口模块具有nop路信号通道,其中

nop=2·nip

(3)

在使用逻辑分析仪对FPGA系统进行测试时,在信号传输过程中保持待测信号的保真度非常重要。使用传统的单端信号传输方式达不到保真待测信号的要求,而使用差分传输方式则能够很好的保持待测信号的纯净、完整性[13]。这主要是因为通过差分方式传输待测信号可以有效地减少传输线之间的相互干扰,并且能够提高抑制外界电磁场干扰的能力,以及具有时序定位精确、降低时序误差等优点[14-15]。

当直接使用单端信号方式传输待测信号时,设在信号传输线上产生的噪声干扰为Δα,则逻辑分析仪接收到的信号为

s=Sw+Δα

(4)

式中,Sw为待测信号。

采用图2所示差分方式传输待测信号时,待测信号Sw通过差分线路驱动器后输出So1和So2两路信号。设传输过程中,两路信号传输线上产生的噪声干扰分别为Δα1和Δα2,则逻辑分析仪接收到的信号为

s=(So1+Δα1)-(So2+Δα2)

(5)

由于在差分信号传输线上产生的干扰噪声Δα1和Δα2相同,则逻辑分析仪接收到的信号为

s=So1-So2

(6)

由式(6)可知,该测试接口电路可以有效地消除来自线路的干扰信号。

图2 差分信号传输方式

2 实验及结果分析

2.1 实 验

为了验证该设计方案的可行性,这里以一个16路FPGA信号作为测试对象,设计了一个用于逻辑分析仪的FPGA测试接口电路。

根据测试对象的信号路数,该用于逻辑分析仪的FPGA测试接口电路中的信号输入接口模块具有16路的信号输入。单端信号转差分信号模块中选用具有三态输出、RS-422/423传输的差分线路驱动器MC3487P[16]。它具有4路信号输入通道和8路信号输出通道。同时,由式(2)可以确定单端信号转差分信号模块中差分线路驱动器的数量为4。

另外,为了保持差分信号传输线上产生的干扰噪声尽量相同,将测试接口电路中的各个模块在电路板上尽量对称放置,使其受到的噪声干扰相同,以提高抑制干扰信息的效果。基于这种思路,测试接口电路中单端信号转差分信号模块是由两个子模块组成。因此,由差分线路驱动器的总数量nd可得每个单端信号转差分信号子模块中差分线路驱动器的数量为nd/2,即每个单端信号转差分信号子模块是由两个4路差分线路驱动器组成。本实验中的单端信号转差分信号子模块具有8路信号输入通道和16路信号输出通道。信号输出接口模块Ⅰ、Ⅱ是具有16路信号通道。

根据系统的设计方案和工作原理以及对应的器件选择,用于逻辑分析仪的FPGA测试接口电路的连接图如图3所示。从FPGA中传来的16路信号Ⅰ,经信号输入接口模块,分成两个8路信号分别传送给单端信号转差分信号子模块Ⅰ、Ⅱ,单端信号转差分信号子模块Ⅰ、Ⅱ将接收到的8路单端信号转换成16路差分信号输送到信号输出接口模块,信号输出接口模块再将接收到的32路信号Ⅱ输送给逻辑分析仪。

图3 测试接口电路连接图

所设计的用于逻辑分析仪的FPGA测试接口电路最终实验板如图4所示。

图4 测试接口电路实物图

2.2 实验结果分析

根据用于逻辑分析仪的FPGA测试接口电路的设计方案,对FPGA系统中数据输出接口信号的时序进行采样测试。将所设计的测试接口电路中的信号输入接口模块连接到FPGA系统上相关的I/O引脚上,信号输出接口模块相应地和逻辑分析仪的探头相连。

利用图4中所制作的用于逻辑分析仪的FPGA测试接口电路,在采样深度为8K时,对使用该电路前、后数据输出信号的帧同步信号VSYNC与行同步信号HSYNC在时序上进行采样分析,测试对比结果分别如图5和图6所示。

图5 使用前后VSYNC信号测试对比图

图6 使用前后HSYNC信号测试对比图

图5中帧同步信号 VSYNCⅠ为使用本测试接口电路前的测试结果,帧同步信号VSYNCⅡ为使用本测试接口电路后的测试结果,CLK是时钟控制信号。由图中可知,在使用本测试接口电路前,在25、39、100、114、175 μs、…,帧同步信号均受到噪声干扰的影响。而使用本测试接口电路后,帧同步信号VSYNCⅡ中没有受到噪声干扰影响。

图6中行同步信号 HSYNCⅠ为使用本测试接口电路前的测试结果,行同步信号HSYNCⅡ为使用本测试接口电路后的测试结果。由图中可知,在使用本测试接口电路前,行同步信号HSYNCⅠ受噪声干扰的影响很大,在39、74、114、149、189 μs、…,行同步信号均受到噪声干扰的影响。在使用本测试接口电路后,行同步信号HSYNCⅡ中没有受到噪声干扰影响。

在不同的采样深度下,随机抽取待测信号中的500个采样点进行测试,计算在使用所提出的用于逻辑分析仪的FPGA测试接口电路前、后逻辑分析仪接收到的待测信号与真实值之间的相对误差(RE),REbefore和REafter,结果如表1所示。

表1 不同采样深度下的相对误差对比

由表1中可以看出,使用所提出的用于逻辑分析仪的FPGA测试接口电路之前,在采样深度分别为1、8、32 KB时,误差分别达到了32.4%、38.6%、30.6%,待测信号各路之间存在的干扰问题严重。而且,这种误差不会因为加大对待测信号的采样深度而减少,如采样深度为8 KB时的误差比采样深度1 KB时高19.1%。而在使用提出的用于逻辑分析仪的FPGA测试接口电路之后,待测信号各路之间的干扰现象显著减少,在不同采样深度下,测试的相对误差分别为4.1%、3.8%、3.5%,都降低到5%以下。对比使用本测试接口电路前、后测量信号的相对误差,可知与没有采用该接口电路时相比,采用本测试接口电路后,在采样深度为1、8、32 KB时,测试信号的误差分别减少了87.3%、90.2%、88.6%。从以上分析可知,提出的用于逻辑分析仪的FPGA测试接口电路在节省了FPGA的16个I/O引脚资源的情况下,且测试的相对误差明显减少,极大的改善了待测信号各路之间干扰的影响。

3 结 语

本文提出了一种用于逻辑分析仪的FPGA测试接口电路,实现了将待测单端信号转化为待测差分信号。与传统的测试接口电路技术相比,该测试接口电路有效地减少了待测信号在传输过程中受噪声干扰的影响,并避免了在对FPGA进行测试时,使用差分方式输出待测信号,节省了FPGA的I/O引脚资源。

[1] Vibishna B, Beenamole K S, Singh A K. Understanding single-event effects in FPGA for avionic system design [J]. IETE Technical Review, 2013, 30(6): 497-505.

[2] Haigang Yang, Jia Zhang, Jiabin Sun,etal. Review of advanced FPGA architectures and technologies [J]. Journal of Electronics (China), 2014, 31(5): 371-392.

[3] Juan J, Rodriguez A, Maria D,etal. Advanced features and industrial applications of FPGAs-A review [J]. IEEE Transaction on Industrial Informatics, 2015, 11(4): 853-864.

[4] 邬 琦,杨江涛,马喜宏. 基于FPGA 的高速信号采集电路的设计与实现[J]. 实验室研究与探索, 2015, 34(4): 124-128.

[5] Patil S R. Development of precision-agriculture data acquisition system and xilinx chip scope pro logic analyzer based monitoring [J]. International Journal of Electronics and Computer Science Engineering, 2013, 4(3): 245-251.

[6] Choon L H, Haris S M, Abdullah N,etal. A floating point conversion algorithm for mixed precision computations [J]. Journal of Zhejiang University SCIENCE C (Computers & Electronics), 2012, 13(9): 711-718.

[7] Bhavikatti A M, Deshpande D, Deshpande L M,etal. FPGA implementation of MAC header block of transmitter for Wi-Fi [J]. International Journal of Engineering Science and Technology, 2011, 3(4): 3327-3335.

[8] 李宏儒,刘 亮. 并行转串行LVDS长线接口设计[J]. 实验室研究与探索, 2010, 29(6): 62-65.

[9] 张旻晋,李华伟,李晓维. 面向串扰时延效应的时序分析方法及在集成电路测试中的应用[J]. 计算机学报, 2007, 30(10): 1681-1688.

[10] Joohee K, Jonghyun C, Joungho K,etal. High-frequency scalable modeling and analysis of a differential signal through-silicon via [J]. IEEE Transaction on Components, Packaging and Manufacturing Technology, 2014, 4(4): 697-707.

[11] Jordi N, Armando F, Miguel D,etal. Common-mode suppression in microstrip differential lines by means of complementary split ring resonators: Theory and applications [J]. IEEE Transactions on Microwave Theory and Techniques, 2012, 60(10): 3023-3034.

[12] 郑争兵,魏 瑞,陈正涛. 一种基于FPGA的高速数据通道的实验方法[J]. 实验室研究与探索, 2012, 31(12): 78-81.

[13] Qijun Lu, Zhangming Zhu, Yintang Yang,etal. Electrical modeling and characterization of shield differential through-silicon vias [J]. IEEE Transactions on Electron Devices, 2015, 62(5): 1544-1552.

[14] 倪 芸,金 鑫,姚晓东. 基于EPON的SerDes差分信号完整性分析设计[J]. 光通信技术, 2013, 37(9): 59-62.

[15] Stefano P, Francesco P, Antonio O,etal. Transient analysis of TSV equivalent circuit considering nonlinear MOS capacitance effects [J]. IEEE Transactions on Electromagnetic Compatibility, 2015, 57(5): 1216-1225.

[16] 李亚军,盖世豪,王 栋. 一种基于PXI的多串口数据管理设备设计[J]. 无线电工程, 2015, 45(5): 8-11.

TestInterfaceCircuitofFPGAforLogicAnalyzer

WENChangbao,WUZhongbing,XUEChengfei,YAOShipeng,LIYanming,LIYang,WANGChengyu

(Institute of Micro-nanoelectronics, School of Electronics and Control Engineering, Chang’an University, Xi’an 710064, China)

In order to remove the interference phenomenon among the measured signals and reduce the waste of FPGA I/O port resource as the differential flying lines used in the FPGA tested by the logic analyzer, a test interface circuit of FPGA for logic analyzer is proposed. The design scheme consists of the signal input interface module, differential signal module for the single ended signal and the signal output interface module. The signal input interface module is to complete the signal transmission between FPGA and test interface circuit. The differential signal module is to convert the single ended signal into the differential signal. The signal output interface module is to output the signal converted by the logic analyzer. The FPGA signal is tested as the sampling depths 1 KB, 8 KB and 32 KB, respectively. The experiments confirm that the relative errors of measurement using the test interface circuit are 87.3%, 90.2% and 88.6%, respectively, less than those without using the test interface circuit.

field programmable gate array(FPGA); logic analyzer; test interface circuit

TH 89; TN 98; TP 334

A

1006-7167(2017)11-0011-04

2017-03-28

国家自然科学基金资助项目(60806043);陕西省自然科学基础研究计划资助项目(2015JM6271);全国大学生创新创业训练项目(201510710038和201510710035);中央高校教育教学改革专项经费资助(310632176401和310632171512)

文常保(1976-),男,山西运城人,博士后,教授。2012年到2013年在美国University of South Florida从事访学研究工作,主要从事真空微纳电子器件、信息处理器件及传感器的研究。

Tel.:15902962067; E-mail: estlab@chd.edu.cn

猜你喜欢

单端驱动器分析仪
Sievers分析仪(苏伊士)
一种用于深空探测的Chirp变换频谱分析仪设计与实现
藏起驱动器号确保数据安全
压电陶瓷驱动器的迟滞特性
多路输出单端反激开关变换器设计
基于DSP的单端反激式开关电源的建模与分析
全血细胞分析仪配套操作台使用体会
单端反激开关电源反馈网络的研究
SiC基和Si基永磁同步电动机驱动器的比较
电场调制FeCoSi/PZT驱动器磁性研究