集成电路中ESD防护研究

赵 瑞

南京中电熊猫液晶显示科技有限公司

集成电路中ESD防护研究

赵 瑞

南京中电熊猫液晶显示科技有限公司

随着集成电路的发展，芯片采用先进的工艺，性能越来越好。然而这些先进的工艺对芯片的静电放电(ESD)的承受能力削弱，同时人们对于芯片 ESD 的防护要求不但没有降低，反而越来越高，这使得 ESD 防护电路更加不容易设计。国内 ESD 防护的研究相对落后于国际先进水平，特别是国产的集成电路芯片，ESD 已经使芯片的成品率和可靠性大大降低，因此对芯片 ESD 的研究意义非常重大。本文对集成电路的 ESD 防护技术进行了研究。

集成电路；ESD 防护技术；应用

当今科技日新月异，发展更新速度飞快，尤其是是在电子信息领域。在集成电路设计方面，集成电路(IC)的工艺水平不断发展进步，集成电路的工艺尺寸不断下降，高分子材料也在集成电路中得到广泛使用，但是在器件特征尺寸的缩小以及新材料得到应用的同时，不可避免的会带来一些负面的影响，其中静电放电(Electrostatic Discharge，ESD)保护器件的设计就变得越来越困难，使得产品的静电现象的产生日益严重，因而静电的危险性越来越大，也使得芯片的静电放电(ESD)保护电路的设计越来越复杂。

1 、ESD防护电路设计的基本原则

①保护器件在电路正常工作的时候必须处于关闭状态(即没有ESD事件发生时)，这与ESD器件的触发电压有关，否则误触发会导致核心电路出现故障；②当微电子芯片遭遇ESD事件时，该保护器件必须迅速打开(纳秒级别)，特别是对于快的ESD事件尤为重要，如器件充电模型(CDM)，否则如果保护电路不能及时开启，会导致核心电路损毁；③芯片pin管脚上的电压(即落在ESD保护器件上的电压与金属互连线上的电压之和)，必须不能超过核心电路所能承受的最高电压，否则会导致核心电路损毁；④在设计的ESD保护等级下，保护电路必须不被损毁，这是ESD器件鲁棒性相关问题；⑤在ESD事件发生过后，保护器件必须回到关闭状态，否则，器件会进入到被禁止的闩锁状态，导致核心电路发生故障。

2 、ESD 失效模式及失效机理

2.1 ESD失效模式

一般情况下，ESD引起的失效，是不可逆的而且是破坏性的。总体而言，主要有两大失效模式：突发性完全失效和潜在性失效。

突发性完全失效。器件性能突然恶化，一个或几个电参数突然完全失效，器件的功能甚至因此而完全丧失。电参数漂移严重、短路及开路是其主要的表现形式。

潜在性失效。在带电体静电量存储较低或静电势较低并且器件存在ESD回路的情况下，ESD放电时通过器件的电流有限，这样ESD的一次瞬间放电不足以使器件完全发生突发性失效，但是器件会有轻微的内部损伤，更重要的是这种轻微的损伤是可以积累下来的。随着ESD放电次数的不断增加，器件的电路也不断的受到损伤，阈值电压也会慢慢下降，器件的电参数也会慢慢劣化，这就是潜在性失效。潜在性失效把器件的使用可靠性及抗静电的能力降低了。

2.2 ESD下器件的失效机理

(1)来流熔化。静电放电引起的电流通过结口，在交界处的温度功耗瞬间上升引起硅表面融化，当硅发生熔化时，其电阻降低了30倍，这导致了更大的电流通过熔化区，进一步加热和熔化区，导致热失控以及二次击穿的产生。同时，掺杂原子沿熔化路由再分配漏电流，过高的漏电流和电场引起结点晶格损伤，最严重的情况是发生节点完全短路。

(2)电荷注入。在静电放电过程中，导致结点反向偏置，雪崩击穿，一些载流子因此有足够的能量克服氧化层进入硅能量势垒，使表面的阈值电压漂移，场效应晶体管VT的结果会因此受到影响、二极管的击穿电压和双极性晶体管。

(3)氧化层开裂。电压可以被ESD电流所感应，氧化层的介质强度低于增强的电场强度，氧化层会因此而断裂，这在MOS器件的氧化层破裂是占主导地位的。

(4)薄膜烧毁。静电放电引起的功率密度超过在薄膜中的承受力，焦耳加热熔化导致薄膜熔化而后被燃烧。电路的每个薄膜都会受到其熔化效应的影响，包括扩散阻力和薄膜，多晶硅互联、金属互连。具有薄膜电阻的电路对损伤最为敏感。

3 、ESD 防护

3.1 技术防护

静电放电对集成电路芯片的损伤主要有两种形式：一种是热失效，一种是电失效。热失效是当ESD电流通过芯片的pin管脚流过芯片内部，若果电流的强度足够大，会在芯片内部很小的空间产生大量热量，使该局部区域温度迅速升高，最终导致芯片烧毁，通常热失效烧毁的区域有互连线、多晶硅电阻和扩散电阻等。电失效是发生在保护电路没有起到有效的保护作用，ESD高电压直接加到了芯片内部电路上，如果加在MOS晶体管的栅氧化层上，由于内部电路MOS晶体管的栅氧化层厚度是非常薄的，高电压加在如此薄的栅上产生强电场，最终导致栅被击穿，如果加在二极管上，会导致PN结击穿。要防止ESD电流对芯片内部电路造成损伤，就是要在当ESD电流来临时，将该电流绕过芯片内部电路从旁边的一条低阻值的通道泄放，这条低阻通道在泄放大的ESD电流的同时还要保证电压降足够小，保证芯片内部电路既不会发生热失效，也不会发生电失效。同时前面也提到，该低阻通路在芯片正常工作的时候是关断的，只有当ESD电压降临时才会开启，这一点也是非常重要的。

3.2 版图设计优化

(1)ESD版图尽量对称，并且同类型管脚使用相同的ESD防护电路；(2)接触孔的密度合适，并且分布均匀；(3)防止互连线过长，减小互连线上寄生电阻；(4)对于二极管ESD防护器件，采用叉指结构，尽可能增加其周长；(5)对于GGNMOS(或GDPMOS)器件，一般采用叉指结构，并且注意叉指的宽度和长度；(6)用SCR器件作为ESD防护器件，合理设计N+扩散区的距离，防止发生闩锁效应。

总之，对集成电路芯片进行 ESD 研究，还有许多工作要做，未来还要面对更多的挑战。将最先进的 ESD 防护手段应用于工业和军事领域，大大提高芯片的成品率以及其可靠性，为国家的集成电路工业和军事发展做出巨大贡献。

[1] 毕秀文. 高压集成电路的ESD防护器件设计与研究[D]. 江南大学，2016.