各膜层对光刻胶灰化的影响

白金超，张光明，郭总杰，郑云友，袁剑峰，邵喜斌

各膜层对光刻胶灰化的影响

白金超%，张光明，郭总杰，郑云友，袁剑峰，邵喜斌

(北京京东方显示技术有限公司，北京100176)

研究各膜层对灰化速率的影响，增强对灰化工艺的了解，为四次光刻工艺改善提供参考。采用探针台阶仪测量在相同灰化条件下不同膜层样品的灰化速率和有源层损失量，对结果进行机理分析和讨论。实验结果表明:有源层会降低灰化速率，源/漏金属层可以增大灰化速率，栅极金属层对灰化速率无影响。对于正常膜层结构的阵列基板，源/漏层图形密度越大，灰化速率越小，图形密度每增大1%，灰化速率下降14 nm/min。有源层和源/漏金属层对灰化等离子体产生影响，从而影响灰化速率。

薄膜晶体管阵列工艺;四次光刻;光刻胶;灰化

1 引言

薄膜晶体管阵列工艺不断进步，由原来的7次光刻工艺逐步发展到4次光刻工艺、3次光刻工艺［1-4］。减少掩模次数能减少工艺流程和设备，相同的投资能取得更大的效益，同时考虑工艺技术成熟度，四次光刻工艺被越来越多的面板公司所采用，逐渐成为主要的阵列基板制造工艺［5-6］。在四次光刻工艺过程中，光刻胶的灰化对形成薄膜晶体管沟道和形貌起着关键性的作用［7-9］，所以研究光刻胶的灰化工艺尤为重要。

同时，随着薄膜晶体管液晶显示器高世代线的发展，玻璃基板的尺寸也越来越大。为了适应这种变化，六世代线以上干法刻蚀基本都采用增强电容耦合等离子体模式(Enhanced Capacitive Coupled Plasma，ECCP)。ECCP模式下部电极加源极射频和偏置射频，分别产生13．56 MHz和3．2 MHz高频电力。通过源极高频电力独立控制等离子密度，通过偏置高频电力独立控制离子轰击，与传统反应性离子刻蚀模式相比，刻蚀率更高，均一性更好，坡度角也更易于控制。

本实验研究ECCP模式下，选用六氟化硫+氧气体系作为灰化气体，采用相同的灰化工艺条件，栅极金属层、有源层、源/漏金属层等各膜层对灰化速率的影响，对于四次光刻工艺改善具有重要的意义。

2 实验方法

2．1样品制备

本文实验基板是康宁公司Eagle-XG 10K玻璃，尺寸为2 500 mm×2 200 mm，厚度0．5 mm。光刻工艺采用正性光刻胶，主要成分是酚醛树脂、感光剂、溶剂和添加剂。物理溅射形成钼铝钼(Mo/ Al/Mo)15 nm/300 nm/80 nm的栅极金属层(Gate metal)和源/漏金属层(Source/Drain metal，SD metal)。金属层采用湿法刻蚀。等离子加强型化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)形成400 nm氮化硅的栅极绝缘层(Gate Insulator，GI)，和200 nm非晶硅的有源层(Active)。

使用日本东京电子公司ECCP模式Impressio 2400型号干刻设备进行光刻胶灰化。刻蚀组分由六氟化硫、氧气生成，六氟化硫的流量为0.012～0．036 m3/h，氧气的流量为0．6～0．84 m3/h，源极射频功率为3 000～8 000 W，偏置射频功率为4 000～9 000 W，气压为3．99～7．98 Pa，下部电极温度为40℃，反应腔壁和顶部温度均为50℃。

本文研究了栅极金属层、有源层、源/漏金属层等各膜层对光刻胶灰化速率的影响，以及源/漏层图形密度对灰化速率的影响，同时测量了不同条件下的有源层非晶硅损失情况。实验条件如表1。表1中测试样品的金属层都已完成相应的湿刻工艺，其中样品5、6、7为具有阵列基板正常结构的灰化测试样品。

表1 样品测试条件Tab．1 Sample test condition

2．2测试方法

探针台阶仪:通过探针在样品表面划动，随着样品表面的起伏，探针也会相应地发生升降，从而引起其感应电元件内部部分的升降运动，导致感应电元件电信号的变化，然后通过系统相关函数和软件的计算，将电信号转化为样品表面的高度信号。

测量方法:在每张玻璃基板上均匀分散选取36个点，用探针台阶仪测出光刻胶灰化前后的厚度差，取平均值，求出灰化速率和均匀度。灰化均匀度是指灰化掉光刻胶的厚度最大值减去灰化掉光刻胶的厚度最小值之后，再除以其平均值的二倍，其值越小，均匀度越好。灰化后去除样品上面的光刻胶和金属层，用探针台阶仪测出光刻胶覆盖区和未被光刻胶覆盖区的有源层非晶硅高度差，从而求出有源层非晶硅损失量。

3 结果与讨论

3．1测试结果

图1为不同膜层样品的灰化速率测试结果。结果显示，与样品1(Glass+55FHD SD mask)相比，样品2(Glass+SD metal+55FHD SD mask)多了源/漏金属层，灰化速率增大83.6 nm/min，样品3 (Glass+active+55FHD SD mask)多了有源层非晶硅，灰化速率降低7.8 nm/min。与样品3相比，样品4(Glass+active+SD metal+55FHD SD mask)多了源/漏金属层，灰化速率增大19.1 nm/min。与样品4相比，样品5(Glass+Gate metal+GI+ active+SD metal+55FHD SD mask)多了栅极金属层和栅极绝缘层，二者刻蚀速率基本相等。

图1不同膜层样品灰化速率结果Fig．1Ashing rate of different film layer sample

图2 为完整膜层样品灰化后的扫描电子显微镜图片，可知裸漏的有源层与被源/漏金属层和光刻胶覆盖的有源层相比，裸漏的有源层在灰化时部分被刻蚀掉，厚度变薄。

图2完整膜层样品灰化后扫描电子显微镜结果Fig．2SEM result of full layer sample after ashing

图3 为不同膜层样品在灰化时有源层非晶硅损失量测试结果。结果显示，样品3的有源层非晶硅损失量最大，样品4和样品5的损失量基本一样。

图3 不同膜层样品灰化时有源层非晶硅损失量Fig．3A-Siloss of different sample in ashing

综合图1、2和图3的结果可知，有源层会降低灰化速率，源/漏金属层可以增大灰化速率、减少有源层非晶硅损失量，栅极金属层对灰化速率和有源层非晶硅损失量基本没有影响。与玻璃上直接涂覆光刻胶进行灰化相比，有源层和源/漏金属层的存在会使均匀度值增大，即灰化速率波动更大。

图4不同源/漏层图形密度的样品灰化速率结果Fig．4Ashing rate of different SD pattern density sample

图4 为不同源/漏层图形密度的样品灰化速率测试结果。样品5、6、7为具有阵列基板正常结构的灰化测试样品。结果显示:随着源/漏层图形密度的增大，灰化速率逐渐减小，经计算可知，源/漏层图形密度每增大1%，灰化速率下降14 nm/min。

3．2讨论和机理分析

ECCP模式干法刻蚀时，下部电极由于加有源极射频和偏置射频，会使大量带负电的电子流向下部电极并附着其上，使得下部电极成负电位，从而形成自偏压。

同时在ECCP模式干法刻蚀时，等离子体中反应性高的自由基(Radical)和正离子(Ion)起着主要的作用。图5为阵列基板灰化示意图。自由基化学性质很活泼，很容易和基板上面的膜层发生反应，反应生成物作为废气被排出，由于自由基不带电荷只进行自由运动，所以任意随机的入射至基板表面的膜层上。正离子由于带正电荷，被自偏压的负电位吸引，垂直冲向基板，从而刻蚀基板表面的膜层。

图5 阵列基板灰化示意图Fig．5Diagram of array substrate ashing

3．2．1有源层对灰化速率的影响

光刻胶灰化时，正离子和自由基都会对有源层进行刻蚀，从而造成有源层损失。由于有源层的存在会消耗一部分自由基，造成刻蚀光刻胶的自由基数量减少，从而导致灰化速率降低。

3．2．2源/漏金属层对灰化速率的影响

光刻胶灰化时，在射频电源的作用，等离子体中大量的电子会流向玻璃基板。当基板上只有光刻胶或者有源层时，电子均匀的分布在玻璃基板上;当基板上有源/漏金属层时，电子会更多的聚集在源/漏层金属线上，这样会吸引更多的正离子垂直射向源/漏层金属线上的光刻胶，造成光刻胶的物理性刻蚀增多，从而导致灰化速率增大。

同时由于更多的正离子垂直射向源/漏层金属线上的光刻胶，造成射向裸漏的有源层的正离子减少，进而造成灰化时有源层非晶硅损失量降低。

样品上有源/漏金属层或者有源层，与玻璃上直接涂覆光刻胶的样品相比，膜层更多，刻蚀环境更为复杂，导致灰化速率波动更大，均匀度值增大。

3．2．3栅极金属层对灰化速率的影响

栅极金属层被氮化硅绝缘层覆盖，因此对基板上电子和腔室的自由基和正离子影响不大，故栅极金属层对灰化速率和有源层非晶硅损失量基本没有影响。

3．2．4源/漏层图形密度对灰化速率的影响

对于完整膜层样品，随着源/漏层图形密度增大，源/漏层金属线和对应的光刻胶的面积也增大。进行灰化工艺时，反应腔室内的自由基数量是一定的，光刻胶的面积越大，单位面积上自由基就越少，灰化速率就越小。同时源/漏层金属线的面积越大，就能吸引更多的电子聚集在源/漏层金属线上，进而导致更多正离子垂直射向源/漏层金属线上的光刻胶，造成物理性刻蚀增多，导致灰化速率增大。但是源/漏层金属线面积增大对灰化速率增大的作用要小于光刻胶面积增大对灰化速率降低的作用，所以随着源/漏层图形密度增大，灰化速率逐渐减小。

4 结论

(1)光刻胶灰化时，有源层会消耗等离子体中的一部分活性自由基，所以有源层的存在会使灰化速率降低。

(2)基板上的源/漏金属层会吸引电子聚集在源/漏层金属线上，造成更多的正离子撞向源/漏层金属线上面的光刻胶，从而使灰化速率增大。同时由于撞向源/漏层金属线上面的光刻胶的正离子增多，导致撞向有源层的正离子数减少，造成有源层非晶硅损失量减少。

(3)由于栅线绝缘层的存在，栅极金属层被绝缘层覆盖，栅极金属层不会对等离子体存在影响，故栅极金属层不会对灰化速率产生影响。

(4)对于正常结构的薄膜晶体管阵列基板，光刻胶灰化时，随着源/漏层图形密度的增大，灰化速率逐渐减小。源/漏层图形密度每增大1%，灰化速率下降14 nm/min。

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Effect of film layer on photoresist ashing

BAI Jin-chao*，ZHANG Guang-ming，GUO Zong-jie，ZHENG Yun-you，YUAN Jian-feng，SHAO Xi-bin
(Beijing BOE Display Technology Co．，Ltd．，Beijing 100176，China)

In order to enhance understanding of photoresist ashing and give reference to 4 mask process improvement，the effect of each film layer on photoresist ashing was researched．In the same ashing process condition，ashing rate of samples with different film layer was measured by α-step profiler，and the mechanism of test result was analysed．Experimental results indicate that a-Si can decrease ashing rate，SD metal can increase ashing rate，gate metal has no effect on the ashing rate．And for normal film structure TFT array substrate，the bigger SD pattern density is，the smaller ashing rate will be．If SD pattern density increased 1%，ashing rate would decreased 14 nm/min．Because of influence on ashing plasma，a-Si and SD metal have an effect on ashing rate．

thin film transistor array process;four mask;photoresist;ashing

TN141．9

A

10．3788/YJYXS20153004．0616

白金超(1983－)，男，河南南阳人，硕士研究生，主要从事TFT-LCD工艺研究。E-mail:baijinchao@boe．com．cn

1007-2780(2015)04-0616-05

2014-11-16;

2014-12-18．

*通信联系人，E-mail:baijinchao@boe．com．cn