FPGA单倍线测试方法研究

张春宇，王晓君

（1.中国电子科技集团公司第四十七研究所，沈阳110032；2.东芝电梯（中国）有限公司，沈阳110168）

FPGA单倍线测试方法研究

张春宇1，王晓君2

（1.中国电子科技集团公司第四十七研究所，沈阳110032；2.东芝电梯（中国）有限公司，沈阳110168）

二十一世纪，计算机技术得到了进一步提高与普及，并已应用于各个行业中，半导体集成电路技术在这一背景下也有了空前发展。用计算机软件来进行FPGA测试方法的设计，使现场可编程门阵列（FPGA）的测试效率得到极大提高。采用美国Xilinx公司的Xilinx软件进行FPGA单倍线资源的测试方法设计，用Visual C＋＋软件进行编程生成测试文件，实现FPGA单倍线资源测试。

计算机技术；半导体集成电路；现场可编程门阵列

1 引 言

随着社会的进一步发展，各种高科技产品不断被科学家研究出来，这使得半导体集成电路技术得到空前的发展，现场可编程门阵列FPGA就是在这种背景下被研制出来，并得到了迅速的发展。它以功能强大、体积小、功耗低、稳定性高著称，同时，各大FPGA厂商还不断采用新技术来提高FPGA器件的容量，增强软件的性能。正因为这些优点，FPGA器件被广泛应用于各类电子产品的设计当中，从高端的通信系统设备，如无线基站、千兆网络路由器等，到低成本、大批量的消费类产品，如智能手机、便携式产品、数码相机等。在这一领域，美国Xilinx公司是典型的代表，它们生产的FPGA型号多，应用广泛，得到人们的一致好评。

2 FPGA简介

现场可编程门阵列（Field Programmable Gate Array，FPGA）是超大规模集成电路技术与计算机辅助设计技术发展的结果。集成电路设计人员使用硬件编程语言进行编程，可以使FPGA实现各种功能，它允许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，最终达到预期的结果。

现场可编程门阵列FPGA为矩形结构，大体可以分为两部分，即外部的输入输出（IO）和核心的可编程逻辑块（Configurable Logic Block，CLB）。输入输出（IO）单元排在器件的外围，组成一个矩形框，每组IO配有一个IO连接盒，IO通过IO连接盒与器件内部互连。可编程逻辑块（Configurable Logic Block，CLB）排在芯片内部，这些逻辑块以矩阵的形式排列。每组逻辑块由两个CLB构成，每组逻辑块配有一个CLB连接盒，CLB通过CLB连接盒与相邻CLB或IO互连。贯通于FPGA器件内部，连接盒与连接盒之间的就是各种线资源，如单倍线，二倍线、六倍线、长线等。FPGA内部的任意两个单元都可以通过这些线进行连接。因此这些线的质量直接决定FPGA器件的性能（见图1）。

图1 FPGA芯片的基本结构

XCV100E是美国Xilinx公司十万门级FPGA家族中的典型代表，它功能强大、很多集成电路设计人员采用它进行系统设计。XCV100E的可编程逻辑块为30X20阵列形式，连接盒与连接盒之间通过线资源进行互连。这些线资源中，单倍线的数量是24根，所以单倍线通过连接盒一一连通后，可组成20行30列的线网，每行和每列均为24根。

3 FPGA单倍线测试方法研究

十万门级FPGA的功能很强大，集成度高，相对于应用，对它的测试也越来越复杂。拿XCV100E的单倍线测试来说，要实现用最少的位流达到单倍线的全覆盖测试，对测试方法的优化是必不可少的。经过长时间的分析研究，总结出需要应用4组位流才能达到FPGA器件单倍线的全覆盖测试，测试方法为将信号通过输入IO从上下左右四个方向引入24根单倍线，信号经过待测试单倍线后，从相反的方向引出至输出IO。

以从左到右的单倍线测试为例，将信号从左上第一个IO，经过IO连接盒，CLB连接盒，连入FPGA阵列的第一排第一列的两个CLB中，左侧CLB的两个输出经过CLB连接盒，竖直单倍线，IO连接盒，连入第一排的长线中，右侧CLB的输出经过CLB连接盒，连到第一排第二列两个CLB的输入。同理，第一排第二列里的两个CLB，左侧CLB的两个输出经过CLB连接盒，竖直单倍线，IO连接盒连入第一排的长线中，右侧CLB的输出经过CLB连接盒，连到第一排第三列两个CLB的输入，依此法连接下去。当第一排第六列左侧CLB的输出经过CLB连接盒，竖直单倍线，IO连接盒连入第一排的长线后，第一排的12根长线上已经全部引入了信号。通过闭合器件左上角的长线与六倍线互连开关，将第一排12根长线上的信号连到了第一列的24根六倍线上。由于第一列六倍线在IO连接盒有断开开关，将这些开关闭合后，第一列的六倍线从上到下已经全部连通。由于每行的24根单倍线在左侧的IO连接盒内均有与第一列六倍线的连接开关，将这些开关闭和后，输入信号即连入了待测试的20行水平单倍线上，这样即完成了待测试单倍线的信号连入工作。

在每行里，将行内第一到第六个CLB连接盒内部的单倍线水平连接开关闭合，这样输入信号被传输到第七个CLB连接盒，在第七到第九个CLB连接盒内部，将24根单倍线连入CLB内部并线，目的是对输入信号加强驱动。在第九个CLB上，将输出经过CLB连接盒再连到右侧的24根单倍线上，这样保证了输入信号继续在待测试单倍线上传输。以此类推，每经过六个CLB连接盒，对信号加强驱动，再继续传输，直到最右边的第四个CLB连接盒。在最右边的四个CLB连接盒上将24根单倍线引入CLB并线，最后并成一根线并连入右侧的输出IO上。这样配置后，就完成了输入信号在从左到右的单倍线上的走线工作。

在每行的末端，为了限制输出IO的数量，将每行的24根单倍线采用并线的形式并到一根线上，并最终连入输出IO上。这样一个测试文件只有1个输入和20个输出，这样将测试工作进行优化。注意，在配置加强驱动的CLB中，信号的合并要使用“与”和“或”两种模式，这样可以保证测试的正确性。经过这样的设计，从左到右的单倍线测试用两个测试文件即可完成。

4 FPGA单倍线测试实现

根据以上设计方案，用C＋＋语言编写程序，生成单倍线从左到右的约束文件，按照这个约束文件生成测试码点，用测试系统进行测试，即可完成FPGA单倍线从左到右的测试。

按照同样的测试方案，生成其它三个方向的测试码点，即可完成XCV100E单倍线百分之百的测试。 同理，对于十万门级其他型号FPGA单倍线的测试，由于只是阵列大小发生变化，亦可以采用此方法实现。

图2 FPGA单倍线测试线网局部图

5 结束语

由于FPGA功能强大，已被广泛应用于各行各业，导致人们对它的需求也越来越高，因此大批量的FPGA被生产出来。要让合格品在第一时间走上市场，就要求测试人员的测试效率要不断提高，在最短的时间内完成对FPGA的测试，因此对于FPGA测试方法的研究就从未间断过，以争取找到更加高效率的测试方法。

［1］华清远.FPGA应用开发入门与典型实例［M］.北京：人民邮电出版社，2008.

［2］褚振勇，翁木云.FPGA设计与应用［M］.西安：西安电子科技大学出版社，2002.

［3］杨锡林，栾大成.Visual C＋＋编程高手［M］.北京：北京大学出版社，2000.

［4］［美］Stephen Prata.C＋＋Primer Plus中文版［M］.孙建春，韦强，译.北京：人民邮电出版社，2005.

Study on Test Method of FPGA Haploid Line

ZHANG Chun－yu1，WANG Xiao－jun2
（1.The47th Research Institute of China Electronics Technology Group Corporation，Shenyang 110032，China；2.Toshiba Elevator（China）Co.，Ltd.，Shenyang 110168，China）

With development and improvementof the computer technology in the 21st century，which has widely used in various industries，the technology of the semiconductor integrated circuit develops unprecedentedly.The FPGA testmethod using computer software improves the efficiency highly.In order to achieve FPGA haploid line resources test，this paper uses Xilinx software for FPGA haploid line resources design，and Visual C＋＋for test program.

Computer technology；Semiconductor integrated circuit；FPGA

10.3969／j.issn.1002－2279.2014.06.006

TN4

：B

：1002－2279（2014）06－0017－02

张春宇（1980－），男，辽宁锦州人，助理工程师，主研方向：集成电路测试。

2014－02－18