一种12位500 MS/s分段型电流舵DAC的设计

黎 佳

（中国科学技术大学 电子工程与信息科学系，安徽 合肥 230027）

现代有线、无线通信的迅猛发展，对作为通信系统核心部件的数模转化器(DAC)提出了越来越高的要求。应用在通信领域的DAC通常要求其量化精度高于10 bit，采样速率超过100 MS/s[1-3]。例如10GBASE-T以太网标准要求其系统中的DAC工作采样率为1.6 GS/s，并且直到400 MHz频率时IMD都要低于-70 dB[1]。

本文基于TMSC 0.18μm CMOS工艺，采用6-6分段的电流舵结构，设计了一种12位500 MS/s的DAC。

1 DAC系统架构与设计

电流舵DAC可分为二进制编码型、温度计编码型和分段型三种。二进制编码型DAC无须编码电路，电流源阵列可直接由输入码字控制，因而具有面积小的优点，但其劣势在于DAC的单调性得不到保证，且DAC的差分非线性（DNL）和毛刺比较大；温度计编码型的相邻码字间只有一个电流源被切换，因此DAC的单调性、DNL和毛刺方面的性能得到了保证，但其代价是大规模的编码电路；分段型DAC结合了二进制编码型DAC面积小和温度计编码型DAC单调性好、毛刺小等优点，得到了广泛的应用[1-3]。

本文设计的DAC采用6-6分段的电流舵结构，在面积和性能之间折中。输出电流满幅为20 mA，采用差分输出的PMOS结构，输出负载为50Ω。DAC由输入同步电路、译码器和延时电路、同步与开关驱动电路、电流源阵列和带隙基准电路等单元组成，如图1所示。12 bit数字信号经过同步电路处理后，高6位经过二进制-温度计译码器、低6位经过延时电路后送入同步及开关驱动电路，对开关的控制信号进行同步处理，并调节其电压交叉点，最后控制电流源阵列的输出电流。

2 电路设计

本文设计的DAC采用内置带隙基准模块产生基准电压，基准电压和片外电阻一起产生基准电流。DAC电路模型如图2所示。

2.1 电流源的设计

DAC的电流源单元结构如图3所示。M1和M2构成PMOS共源共栅电流源，Vb1和Vb2提供固定的偏置电压；M3a和M3b构成差分开关，由开关控制信号SW和SWb控制；M1～M3b均偏置在饱和区。电流源之间的电流失配是导致DAC静态非线性的主要因素之一，为了满足 DAC的 INL要求，根据良率模型[4]，DAC的电流源失配与DAC的良率有以下关系：

式中，σ(I)/I为电流源的相对失配误差；N为DAC的分辨率；INL_Yield为良率（是指DAC的 INL低于0.5最低有效位（LSB）的概率）；C是与良率有关的参数。对12位的DAC，当良率为99.7%时，σ(I)/I须小于 0.26%。电流源的失配误差与制造工艺和M1的面积有以下关系[5]：

式中，W1、L1分别为 M1的宽、长，VGS1-VT1为 M1的过驱动电压，Aβ和AVT为工艺参数。对偏置在饱和区的 M1，其电流为：

式中，μp为 PMOS管的载流子迁移率，Cox为栅氧化层单位面积电容，VGS1为M1管的栅源电源，VT1为M1管的阈值电压。由式(3)、式(4)可知，当过驱动电压(VGS1-VT1)确定后，M1的尺寸就确定了。VGS1-VT1越大，达到相同匹配精度M1所需的面积就越小，并且M1的跨导变小，电流源的电流对M1栅端电压抖动的敏感度降低。但同时必须留有足够的电压裕度保证 M2和M3a、M3b偏置在饱和区，尤其是保证M2在不同工艺角下都偏置在饱和区，以给M2管的源漏电压留有比较大的电压裕度，这在VGS1-VT1的设计选择上形成了一个折中关系。

除了电流的随机失配外，电流源有限的输出阻抗也是影响DAC性能的关键因素。电流源有限的输出阻抗导致输出端的阻抗随输入信号的变化而变化，这给DAC的输出带来了高次谐波。对于差分结构的电流舵DAC，无杂散动态范围SFDR(Spurious Free Dynamic Range)与最低位的输出阻抗值有以下关系式[6]：

式中，Rout0是DAC最低有效位支路的电流源的输出阻抗，RL是负载电阻，N是DAC的量化比特数。对于图3所示电流源结构，电流源的输出阻抗等价于双重共源共栅的输出阻抗，电路中存在的寄生电容会导致输出阻抗随着频率升高而逐渐降低[6]。减小M3a/M3b的尺寸，一方面可以减小寄生电容，提高高频的输出阻抗；另一方面可以减小开关管由于电荷注入和时钟馈通对DAC性能的影响，代价就是M3a/M3b消耗了更多的电压。DAC的温度计电流源的各管关键设计参数如表1所示。

表1 DAC温度计电流源关键设计参数

2.2 开关驱动电路的设计

在开关控制信号SW、SWb的电平切换过程中，电流源的漏端电压会出现抖动。对PMOS电流源而言，当SW和SWb的电压交叉点在数字电源和地的中点电压(Vdd+Vss)/2时，甚至会出现M3a和M3b同时关断的情况，极大地增大了DAC的毛刺，降低了DAC的动态特性[7]。在M1的漏端叠加一层M2构成共源共栅电流源，一方面可以提高电流源的输出阻抗，另一方面可以降低电流源漏端电压Vnode抖动对电流的影响。此外，还需要调节开关控制信号的电压交叉点。本文中所采用的开关驱动电路如图 4所示[2，3，7]，clk信号的加入起到对开关控制信号的同步作用。该驱动电路中，锁存器的下降沿滞后于上升沿，经过反相器后形成上升沿滞后于下降沿的控制信号SW和SWb，产生低于(Vdd+Vss)/2的电压交叉点。

3 电路仿真及测试结果

本文设计的DAC基于TSMC 0.18μm CMOS工艺模型，采用3.3 V模拟电源电压、1.8 V数字电源电压。在500 MS/s的采样率下，利用Cadence Spectre对 DAC在不同输入信号频率时的SFDR进行了仿真。对DAC输出电压的瞬态波形进行4 096点离散傅里叶分析(采样率500 MS/s，差分负载 50Ω，满幅输出电流 20 mA)，不同输出频率下的SFDR结果如表2所示。图5和图6所示分别是采样率为500 MS/s、输入 70 MHz和 240 MHz正弦信号时对DAC差分输出进行4 096点DFT分析得到的频谱分析结果。

表2 DAC不同输出频率下的SFDR

本文基于TSMC 0.18μm CMOS工艺，设计了一种分段式电流舵结构的12位500 MS/s的D/A转换器。仿真结果显示，该DAC具有良好的频域性能，在奈奎斯特频率范围内SFDR均高于77 dBc，适用于通信系统中的应用需求。

[1]Li Ran，Zhao Qi，Yi Ting，et al.A 14-bit 2-GS/s DAC with SFDR＞70dB up to 1-GHz in 65-nm CMOS[C].IEEE 9th International Conference on ASIC，Xiamen，China，2011：500-503.

[2]Lin Chihung，VAN DER GOES F，WESTRA J，et al.A 12 bit 2.9 GS/s DAC with IM3＜-60 dBc beyond 1 GHz in 65 nm CMOS[J].IEEE Journal of Solid-State Circuits，2009，44(12)：3285-3293.

[3]BASTOS J，MARQUES A，STEYAERT M，et al.A 12-bit intrinsic accuracy high-speed CMOS DAC[J].IEEE Journal of Solid-State Circuits，1998，33(12)：1959-1969.

[4]VAN DEN BOSCH A，STEYAERT M，SANSEN W.An accurate statistical yield model for CMOS current-steering D/A converter[C].The 2000 IEEE International Symposium on Circuits and Systems，Geneva，Switzerland，2000：105-108.

[5]PELGROM M，DUINMAIJER A，WELBERS A.Matching properties of MOS transistors[J].IEEE Journal of Solid-State Circuits，1989，24(5)：1433-1439.

[6]VAN DEN BOSCH A，STEYAERT M，SANSEN W.SFDR-bandwidth limitations for high speed high resolution currents steering CMOS D/A converters[C].The 6th IEEE International Conference on Electronics，Circuits and Systems，Paphos，Cyprus，1999：1193-1196.

[7]KOHNO H，NAKAMURA Y，KONDO A，et al.A 350-MS/s 3.3-V 8-bit CMOS D/A converter using a delayed driving scheme[C].Proceedings of the IEEE 1995 Custom Integrated Circuits Conference，Santa Clara，CA，1995：211-214.