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高电源抑制比低温漂带隙基准源设计

2013-12-07朱龙飞莫太山叶甜春

电子技术应用 2013年5期
关键词:基准滤波补偿

朱龙飞,莫太山,叶甜春

(中国科学院微电子研究所,北京 100029)

带隙基准源是模拟集成电路及数模混合集成电路的重要组成部分。随着SoC工作频率的不断提高,芯片内部的一些高速数字电路及噪声敏感模拟(或射频)电路对参考电压的高频抑制能力的要求越来越高。设计一款宽频带高电源抑制比PSRR(Power-Supply Rejection Radio)、低温漂TC(Temperature Coefficient)、受工艺偏差影响小的带隙基准源BGR(Bandgap)供内部电路使用是SoC电源管理系统的关键。

电源电压往往存在约10%的波动以及噪声干扰,BGR的作用是提供一个稳定的、受温漂影响小的参考电压,并且该电压对电源端的波动及噪声也有足够的抑制能力。传统的BGR在高频段(100 kHz以上)的电源抑制能力较差,为此,通过对BGR电源抑制能力的影响路径仔细分析与优化,使得BGR输出参考电压与电源电压有效隔离,达到宽频带高电源抑制比的性能要求。

在SoC应用中,电平转换、数据转换电路及其他射频电路对BGR提出了更低温漂系数的要求。因此,低温漂系数成为了大多数BGR相关论文研究最多的一个性能指标,二次、三次甚至更高次温漂补偿电路层出不穷,具有代表性的包括指数补偿法[1]、线性补偿法[2]、不同材质电阻补偿法[3]等。本文提出一种 PTAT2(正温度系数)电流产生电路,对温漂进行二次补偿,电路结构简单,能够实现宽温度变化范围BGR更小的温漂系数。

1 电路设计分析与实现

1.1 高电源抑制比电路设计

首先通过细致的理论分析,揭示电源电压对BGR输出电压的影响路径。电源抑制比即输出基准电压对电源电压纹波或噪声波动的响应,公式表示为:

其中,Vref(s)、VDD,n(s)分别为 BGR 输出电压、电源电压对频率的响应。由式(1)可知,比值越小,基准电压对电源波动抑制能力越强。传统CMOS带隙基准源通常采用单级PMOS管共源结构作为调整管来隔离电源电压的扰动对BGR输出电压Vref的影响,在低频时具备一定的电源抑制能力,但在高频(大于 100 kHz)情况下PSRR已完全不能满足SoC高性能要求。

为此,国内外学者对此提出了很多解决方案。比如,采用 Cascode PMOS结构代替单级 PMOS管作调整管[4],以提高输出阻抗,隔离电源电压纹波对输出的影响,但此方案对高频PSRR改善不佳;参考文献[5]在PMOS调整管上叠加NMOS管,NMOS管的偏置采用电源滤波后的电压,虽然提高了PSRR,但也消耗了很大的电压裕度;参考文献[6]采用两级线性调整结构来隔离电源电压,这种方案不但增加了电路的复杂性,且损耗了面积和静态功耗。

下面将针对影响PSRR的三条主要路径提出电路设计采用的方案,如图1所示。图2为图1的简易小信号模型图。

图1所示电源干扰纹波到达Vref的路径主要有:路径 i,由 BGR反馈环路调整(主要路径);路径 ii,由调整管M1~M4有限的跨导引起;路径iii,由运放对电源电压的有限电源抑制能力引起。

图2中,对节点V1和Vref运用基尔霍夫定理,可得:

式中,gm1/gm2、gds1/gds2、gmb1/gmb2分别代表M1/M2的跨导、源漏跨导及衬底跨导。

1.1.1 NMOS Cascode结构

如图1所示,采用NMOS管M2源跟随结构作为调整管,使得M2工作在饱和区,输出参考电压在路径ii上有效地隔离电源电压。与传统的BGR采用PMOS管共源结构相比,前者能够提供更高的阻抗,隔离效果更好,后者由于寄生电容耦合及MOS电流源高频PSRR差等原因[7],高频电源抑制比性能受限。

设计采用3.3 V电源电压,拥有足够的电压裕度。为了更好地隔绝电源扰动对BGR输出的干扰,进一步提高对电源的阻抗,采用Cascode NMOS管M1设计,使得M1工作于饱和区,对电源等效阻抗提高了一个量级,从而更好地提高电源抑制能力。

1.1.2 RC滤波

为了避免Cascode NMOS管M1的栅端直接采用电源电压VDD偏置,使得纹波抖动直接由路径i射随至M1的源端,设计采用RC滤波对电源电压进行隔离,如图1所示。

RC滤波电路隔离了路径i上电源电压对M1栅端至源端的干扰,解决了传统带隙基准源因为环路频率滚降的限制[8]而无法解决的高频PSRR性能问题。RC滤波由一个二极管方式连接的NMOS管MF及电容CF组成。在路径i上增加一个大RC常数的低频滤波,这个路径上增加了一个低频极点,使得PSRR曲线在高频处降低20 dB。

1.1.3 折叠Cascode结构运放

由式(2)可知,最直接的提高电源抑制比的方法是提高运放的开环增益。为了在路径iii上也能使得PSRR得到优化,运放采用折叠Cascode结构,运放的电源采用RC滤波后的电压VRC(如图1所示),运放结构如图3所示。

图3运放采用 PMOS差分对M5、M6作为输入,Cascode PMOS结构作为负载,其开环增益为:

其中,gm,5、gm,11、gm,13分别为 M5、M11、M13 的跨导,ro,5、ro,11、ro,12、ro,13、ro,14分别为对应晶体管体电阻; 共源共栅结构的PMOS负载不仅实现了运放的高输出阻抗,提高了运放开环增益,而且更好地隔离了电源电压对输出的干扰;差分输入管M5、M6的电流源M9、M10也采用同样结构,在一定程度上优化了路径iii上的PSRR性能。

1.2 二次温漂补偿电路设计

三极管的基极-发射级电压VBE(即PN结正向电压)具有负温度系数,工作在不同电流密度下的三极管的VBE之差 ΔVBE具有正温度系数 PTAT,只要合理设置R1、R2的阻值即可得到与温度无关的一阶补偿参考电压。公式表示为:

其中,VT为温度电压当量(常量),N为图 1中三极管尺寸比例。

然而,对VBE一阶线性补偿难以满足SoC芯片内部高精度电路模块的性能要求,故设计图4所示的结构产生I PTAT2

电流对VBE进行二次温漂补偿[9],补偿原理如图5所示,即在原来的IPTAT电流基础上,将图4产生的IPTAT2电流同时注入到部分电阻上。输出参考电压表达式:

其中,α、β 为常量,T为温度。二次补偿即要求 ∂VREF/∂T=0 的同时,∂2VREF/∂2T=0。经此补偿之后,VBE的非线性只剩下三次及三次以上的高次非线性项,温度系数进一步得到优化。图4电路输出电流为:

其中,K为常量。

2 仿真结果

基于 0.35μm BiCMOS工艺,采用 Cadence Spectre软件进行仿真。图6所示从上至下依次表示Cascode NMOS管M1源级的PSRR、无RC滤波电路情况下输出Vref的PSRR、运放输出的PSRR以及运用前三种方案后Vref的PSRR。M1的源端PSRR频带范围内小于-40 dB;运放输出的PSRR低频时小于-90 dB,10 MHz以上频率时 PSRR为-50 dB;增加RC滤波电路虽然在很低频时(10 Hz以内)略大于不加RC情况下的 PSRR,但高频(10 MHz以上)时前者比后者的PSRR至少低20 dB。从仿真图中可以看出,1 kHz频率以下,电源抑制比约-110 dB,最差PSRR发生在15 MHz左右,约-59 dB。图7是电路经过一次温漂补偿及二次温漂补偿后的温漂曲线图,一次补偿后BGR输出温漂在-40℃~+95℃温度范围的输出波动约1.5 mV,温漂系数9.5 ppm/℃;经二次温漂补偿后,-40℃~+95℃范围的输出波动约0.25 mV,温漂系数为1.5 ppm/℃。

与其他相关研究的性能参数比较,本设计BGR的性能PSRR及温漂系数TC具有较明显优势,如表1所示。

表1 近几年相关研究成果性能比较

基于0.35μm BiCMOS工艺,从提高SoC中带隙基准源电路的电源抑制比角度,详细分析了传统BGR电源影响输出的路径,研究了国内外用于提高BGR电源抑制比PSRR的方案的优缺点,提出了采用NMOS Cascode结构、无源RC滤波、提高运放开环增益等电路设计方案,从三个主要路径上很好地提高了PSRR,尤其是高频段PSRR的性能指标,1 Hz频率下达到-108.5 dB,15 MHz频率下达-58.9 dB,实现了宽频带范围的高电源抑制比性能。二次温漂补偿电路实现了1.5 ppm/℃的低温漂系数,实现了带隙基准源宽频带高电源抑制比、低温漂的高性能指标,具有良好的实用价值。

[1]LEE I,KIM G,KIM W.Exponential curvature compensated BiCMOS BGR preferences[J].IEEE Journal of Solid-State Circuits,1994,29(11):1396-1403.

[2]RINCONMORA G A,ALLEN P E.A 1.1-V current mode and piece wise linear curvature-corrected bandgap reference[J].IEEE Journal of Solid-State Circuits,1998,33(10):1551-1554.

[3]LEUNG K N,MOK P K T,LEUNG C Y.A 2-V 23μA 5.3 ppm/℃curvature-compensated CMOS bandgap reference[J].IEEE Journal of Solid-State Circuits,2003,38(3):561-564.

[4]WONG K,EVANS D.A 150 mA low noise,high PSRR low-dropout linear regulator in 0.13μm technology for RF SoC application[C].Solid-State Circuits Conference,2006:532-535.

[5]INGINO J M,KAENEL V R.A 4-GHz clock system for a high performance system-on-a-chip design[J].IEEE Journal of Solid-State Circuits,2001,36(11):1693-1698.

[6]Dallas Semiconductor/Maxim.Improved powed supply rejection for IC linear regulators[Z].2011.

[7]ZHANG Z X,DU H,LEE M S.A 360-MHz 3-V CMOS PLL with 1-V peak-peak supply noise tolerance[C].ISSCC Dig.Tech.Papers,Feb.1996:134-135.

[8]LEE C H,MCCLELLAN K,CHOMA J.A supply-noise-insensitive CMOS PLL with a voltage regulator using DC-DC capacitive converter[J].IEEE Journal of Solid-State Circuits,2001,36(10):1453-1462.

[9]PAUL R,PATRA A.A temperature compensated bandgap voltage reference circuit for high precision applications[C].India Institute of Technology,Kharagpur 721302,Dec,2004.

[10]DEY A,BHATTACHARYYA T K.A CMOS bandgap reference with high PSRR and improved temperature stability for system-on-chip applications[C].2011 Internatinal Conference of EDSSC,2011.

[11]Mu Feiyan,Du Mingying,Lin Jie.A 5.8 ppm/℃ bandgap reference with a preregulator[C].International Conference on ICEE,Shanghai,2011.

[12]Yu Qi,Chen Zhi,Ning Ning,et al.A high order curvaturecompensated op-amps-avoided bandgap reference[C].2010 10th IEEE International Conference on ICSICT,Shanghai,2010.

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