基于IEEE 802.11a的OFDM基带处理器的FPGA设计与实现

梁赫西，闻 辉，郑朝霞

(1.湖北师范学院教育信息与技术学院，湖北 黄石 435002;2.华中科技大学电子科学与技术系，湖北 武汉 430074)

随着计算机网络与无线通信技术的高速发展，宽带无线接入系统将成为通信领域发展的热点。OFDM技术已成为未来宽带无线接入系统的基本实现技术之一，其抗多径衰落、消除符号间干扰和高频带利用率的优点被广泛应用于数字音频广播(DAB)、数字视频广播(DVB)和 IEEE 802.11 无线局域网(WLAN)等领域［1－2］。IEEE 802.11a标准将OFDM技术作为WLAN调制解调的核心技术，工作频率在5 GHz频段，提供6～54 Mbit/s的数据速率。本文介绍了IEEE 802.11a基带发射端的系统构架，重点分析了OFDM数字基带发射端调制模块的设计与硬件实现，经仿真综合测试，设计完全满足系统要求。

1 IEEE 802.11a基带发射端系统构架

OFDM技术的核心思想是采用并行传输技术来降低各个子路上信号的传输速率，其将宽带信道转化为许多并行的正交子信道，从而大大降低符号速率，减少符号间的干扰，很好地对抗频率选择性衰落和窄带干扰。IEEE 802.11a协议中建议采用64个子载波的OFDM技术，其中48个数据子载波、4个导频子载波和12个保护子载波。OFDM数字基带处理器发射端对MAC层发送过来的数据进行编码(主要包括扰码、卷积码、交织及映射，其结构如图1所示)，编码后的数据进行调制(主要包括了FFT/IFFT、加CP、加窗，其结构如图2所示)然后进入射频前端进行发射。下文对发射端数据调制模块进行了重点分析及FPGA实现。

图1 数字基带发射端编码模块框图

图2 数字基带发射端调制模块框图

2 OFDM数字基带调制模块设计

2.1 基4 IFFT子模块设计

对IFFT算法有

式(2)表明对X［k］取共轭，就可以通过FFT模块来实现IFFT数据处理，同时实现了接收端FFT模块与发射端IFFT模块的复用。

2.1.1 FFT/IFFT 处理器总体结构

FFT/IFFT处理器整体框架如图3所示，基4蝶形单元完成输入的4路并行计算，FFT/IFFT处理器中存储单元采用了双乒乓结构，较好地满足了OFDM系统数据流高速连续处理的要求［3］。

图3 FFT/IFFT处理器整体结构

2.1.2 基4蝶形单元

基4蝶形单元的设计是整个处理器设计的关键，其处理速度直接决定了FFT/IFFT处理器的工作频率。复数乘法在蝶形运算中耗费着较大的资源，通过对乘数进行扩展1位，在进行1次复数乘法运算时即可减少1次实数乘法运算，其代价仅为增加3次实数加减法运算。优化后的蝶形运算单元方案如图4所示。本设计采用4级流水来减小关键路径时延。蝶形单元的数据从RAM输入需要1个时钟周期;并行3个实数乘法需要1个时钟周期;8次加减法运算完成后续数据处理需要1个时钟周期;数据由蝶形单元输出到RAM需要1个时钟周期，整个蝶形单元处理时间为4个周期。采用流水线结构后，处理器的时钟周期提升约1倍，达到了167 MHz。

图4 蝶形单元结构框图

2.1.3 无冲突并行地址设计［4］

FFT/IFFT运算中涉及大量的数据存储，要保证计算的准确性，就要保证对存储器正确、快速、高效地读写，4路并行数据处理结构需要保证每次读取的1组数据分别存储在不同的RAM中，否则在数据读取时会产生地址冲突［5］。对64点基4－FFT数据存储特点分析可知，三级迭代中每一级中并行读取的4个操作数均不能同时存储在同一块RAM中，既节点间距为42，41和1的操作数总是同时被读取，应存入不同的RAM中，如图5所示。

图5 无冲突地址存储

上述存储方案保证了数据的4路并行读取。在硬件实现上也较为简单，以FFT第一级迭代运算为例进行说明，可以用4个计数器对64点数据分4段计数，其行列地址产生如图6所示，行地址由计数器每两位求和产生，列地址可由计数器的高4位给出;其后二级迭代读写地址产生与第一级迭代类似，这里不再赘述。

图6 无冲突并行存储二维地址产生

2.2 插入循环前缀模块设计

为了消除由于多径传播引起的信道间干扰(ICI)，需要对OFDM符号的保护间隔进行插入循环前缀(CP)处理，即将每个OFDM符号的后保护间隔长度时间内的样值复制到OFDM符号前面形成前缀，其原理如图7所示。由于通信实时系统要实现对连续数据流及突发数据流的处理，这里采用了乒乓操作来保证数据的连续处理。

图7 插入循环前缀原理

2.3 加窗子模块的设计

加窗子模块主要是将连续无限长的信息进行分段处理，按照帧结构，每80个数据为1个OFDM符号，将其分为1组。对输出信号波形进行整形，以减少高频带来的噪声。其硬件实现如图8所示。

图8 加窗模块

2.4 训练序列生成子模块的设计

训练序列模块主要由模80计数器、ROM、控制模块组成，其硬件结构如图9所示。根据训练序列的规律和特点，这里首先把序列值存储在ROM中，控制模块接收到主状态机的控制信号后，由计数器生成相应的读写地址信号来实现训练序列的输出。

图9 训练序列模块

3 FPGA实现及测试分析

文中的OFDM数字基带发射端调制模块设计采用Verilg硬件语言描述，在Mentor公司的Modelsim仿真平台上进行了RTL功能仿真及时序仿真，硬件上采用了Xilinx公司 Virtex－Ⅱxc22v1500芯片进行验证，在 SMIC COMS 0.18 μm工艺下对设计的调制模块进行综合仿真。

调制模块核心单元IFFT的仿真如图10所示。调制模块核心单元FFT的运算结果与MATLAB运算结果对比如图11所示。系统硬件调试结果与MATLAB仿真结果进行对比，其结果显示正确。调制模块经综合后功耗及资源占用情况如表1所示，系统运行时钟频率最高可达100 MHz，完成64点16位符号数复数IFFT运算只需要50个时钟周期，调制单元核心面积为0.98 mm2，设计完全满足了OFDM系统高速实时的要求。

表1 调制模块面积及功耗

［1］LIN Y W，LIU H Y，LEE C Y.A 1/GSPs FFT－IFFT processor for UWB applications［J］.IEEE Journal of Solid－State Circuits，2005，40(8):1726－1735.

［2］耿束建，储原林.DVB－C2 标准简介［J］.电视技术，2010，34(3):7－8.

［3］张奇惠，邓浩，赵海斌.全流水FFT处理器的VLSI设计与实现［J］.河南大学学报:自然科学版，2010(4):349－352.

［4］蔡梦，张科峰，邹雪城，等.基于寄存器组的FFT处理器［J］.华中科技大学学报:自然科学版，2010(1):55－57.

［5］FOSTER M，TURNER A，SHARPING J，et al.Broad－band optical parameric gain on a silicon photonic chip［J］.Nature Photon，2006，441:960－963.