高斯噪声数字调频算法设计与实现

2011-03-13宋旭

中国传媒大学学报(自然科学版) 2011年2期

宋旭

(中国传媒大学，广播电视数字化工程中心，北京 100024)

1 前言

在现代高科技的推动下，随着电子战装备技术、战术应用的发展，噪声调频干扰在电子干扰对抗中扮演着越来越重要的角色。不仅于此，噪声调频干扰在民用设备中也应用广泛。以前的噪声调频干扰设备多是用模拟的方法产生。精度不高，易受外界干扰等是其不可避免的问题，针对这些问题，提出了以高斯噪声调频数字化为核心的解决方案。同时，其高速，灵活，多变等特点可满足电子战灵活可控的要求。

2 高斯白噪声调频干扰的理论分析

调频干扰是某种信号对干扰信号的载波进行频率调制所形成的干扰。噪声是一个随机过程，它是不能确切地预测，也不能完全被消除。噪声调频干扰的干扰信号的载波频率是受噪声调制的。从60年代使用噪声调频干扰以来，由于其干扰带宽可以做到远远大于幅度调制噪声干扰的带宽，又易于达到大的干扰功率，所以噪声调频干扰成了噪声干扰的主要形式。噪声调频时，未调制噪声信号可以表示为:

式中:Am为信号幅度;ωc为信号载频;φ0为信号初始相位。

调制信号设为v(t)，调频系数设为kf，则当进行线性调频时，已调制信号可以表示为:

式中:调制信号v(t)为满足高斯分布且为均匀功率谱的带限白噪声。

在电子对抗领域里我们正是利用噪声对信号的干扰使得对方的雷达和其他通讯设备不能正常的检测出我方的各种电信息。因此噪声干扰广泛的应用于雷达对抗，电子干扰等方面。随机噪声调频信号在实际应用场合，经常使用的调制信号是具有正态分布形式的噪声信号。其原因一是正态分布的随机噪声信号容易获得，二是正态噪声调频信号的数学表达式容易获得。现有的硬件高斯白噪声发生器通常分为物理噪声发生器和数字噪声发生器两类，在模拟的噪声调频系统中，以往产生高斯白噪声的方法，是用齐纳稳压二极管反向击穿来获取白噪声的，但是这种方法受环境温度影响较大，在复杂的军事应用条件下不易保持平稳的噪声统计特性。稳定性差是模拟器件的致命弱点也极大的限制了它的使用范围，所以我们需要用数字的方法产生高斯白噪声来克服这个缺点。随着FPGA技术的发展，提高了硬件噪声发生器的速度和性能，相比基于软件实现的噪声发生器，展现出更大的优势。FPGA芯片内部拥有很多的存储单元，适合于将大量数据存储其中并由地址控制输出，同时FPGA芯片有着规整的内部逻辑阵列和丰富的连线资源，适合于处理数字系统的任务等这些优点，我们选择FPGA实现噪声调频的方案。

3 高斯白噪声发生器算法分析及实现

提出一种产生高斯白噪声的新算法:即长周期m序列通过选择截止频率为fH≪fCP=1/T0的低通滤波器(fH:低通滤波器的截止频率，fCP:m序列的码元宽度的倒数)后所得序列为高斯白噪声。现要证明m序列通过低通滤波器后所产生的信号为带限高斯白噪声，那么将从两个方面着手:一是证明m序列通过低通滤波器后输出信号的功率谱是恒定值(白的);二是证明m序列通过低通滤波器后的信号概率密度函数服从高斯分布。

3.1 伪随机码发生算法

伪随机码的性能指标直接影响白噪声的随机性，是系统设计的关键。通常产生伪随机码的电路为一反馈移存器。分为线性和非线性两类。前者产生周期最长的二进制数字序列为最大长度线性反馈移存器序列，简称m序列。本文采用的就是m序伪随机码。二元m序列伪随机码有优良的自相关函数，是狭义的伪噪声序列，而且易于产生和复制。

产生m序列的反馈移存器的递推方程可以写为:

它给出了移位输入an与移位前各级状态的关系。

特征多项式写为:

它决定了移位寄存器的反馈连接和序列的结构。

以级数n=11的m序列为例，其周期为211－1，生成多项式有多种选择。

图1

功率谱密度图如图2

3.2 FIR数字滤波

数字滤波器是完成信号滤波处理功能的，其具有稳定性高，精度高，灵活性大灯突出优点。随着数字技术的发展，用数字技术设计滤波器的功能在实际中被广泛应用。由上述m序列特性所知，m序列的功率谱是固定的，要生成带宽可调的数字噪声序列需要对m序列进行低通数字滤波。由Lindbergh定理可知，大量微小且独立的随机因素引起，并积累而成的变量，必是一个正态随机变量。低通滤波器结构如图3。

图2 m序列的功率谱密度图

FIR滤波器的单位冲激响应为h(n)，输入函数为x(i)，则输出函数y(i)可以写为:该算法需要N次相乘，N－1次累加。为了产生带宽小于5 MHz高质量的数字噪声序列，需要构建窄通带、通带阻带转换迅速的低通滤波器，对此仅仅增加单级FIR滤波的冲激相应长度n是不够的，应采用多级FIR数字滤波的方法。通过低通滤波器后，m序列的功率谱密度如图4所示。

图4 通过低通滤波器后m序列的频谱图

图3 低通滤波器

4 噪声调频DDS单元及其VHDL实现

4.1 DDS 理论

DDS(直接数字频率合成)是一种全数字化的频率合成器，由相位累加器、波形ROM、D/A转换器和低通滤波器构成，是从相位概念除法直接合成所需波形的一种频率合成技术［2］。DDS把一系列数字量形式的信号通过数模转换器(DAC)转换成模拟量形式的信号。其基本原理是利用采样技术和计算技术，通过数字合成来生成相对于固定参考时钟频率的可调频正弦信号。

图5 基本DDS合成原理图

时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数。相位增量的大小随外指令频率控制字K的不同而不同，一旦给定了相位增量，输出频率也就确定了。ROM中存放的是经过采样、量化处理后的某周周期性连续信号一个周期波形的幅度值，也就是与一个周期的相位采样相对应的函数波形查表，不同的相位地址对这种周期信号的不同幅度值编码。ROM输出的幅度值编码经DAC变成相应的阶梯波，再经低通滤波器平滑后就可以得到所合成信号的模拟波形。

相位累加器的字长为N，则DDS的输出频率f0和频率分辨率△fmin分别为:

只要N足够大，便可得到很小的频率分辨率;要改变DDS的输出频率，只要改变频率控制字K即可。DDS输出信号的幅度可以通过在ROM之后加入一个数字乘法器来实现，幅度控制字A起到对ROM所输出的幅度值编码进行加权的作用。由此可见，当DDS的相位累加器字长和相位加法器字长确定后，通过改变K、P、A就可以有效地控制DDS输出的模拟信号的频率、相位和幅度，这就是DDS技术的调制特性。

4.2 VHDL实现DDS的思路

在上述原理基础上，设计了一个载波在10～15MHZ之间变化，频率分辨率小于3HZ;调频指数可变［4］最大频偏大于10KHZ的调频系统，在频率控制下，载波的频率在10～15MHZ之间以3.06HZ步进，频率调制模块实现对调频指数和调频频偏的控制［5］;ROM为8位地址寻址，而相位累加器的字长采用10位。最高位用以区分正弦波的前，后半周期，“0”为前半周期，幅度值为正，“1”为后半周期，幅度值为负。次高位用以区分正弦波前，后半周期的前，后1/4周期，“0”为前1/4周期，寻址地址为相位累加器的低8位，“1”为后1/4周期，寻址地址为相位累加器低8位的取反。