基于FPGA的低噪声三角波信号发生器设计

苗鑫

基于FPGA的低噪声三角波信号发生器设计

苗鑫

（沐曦集成电路（南京）有限公司，江苏 南京 210000）

基于XC7K325T FPGA逻辑控制和AD9783数模转换模块设计一款低噪声三角波信号发生器，输出阻抗为50 Ω，电平噪声小于5 mV的低噪声三角波调制信号。实测结果表明，该发生器与专用的信号发生器相比，其输出的三角波调制信号电平噪声较低，提高了三角波信号发生器的信号质量。

XC7K325T FPGA逻辑控制；AD9783数模转换；三角波信号发生器；三角波调制信号

0 引言

信号发生器是一种提供频率、波形和输出电平电信号的设备，广泛应用于各种电路。目前，专用的信号发生器虽然精度较高，但价格昂贵，不便于携带，无法应用于小型产品中。

目前数据处理通常采用数字信号处理（digital signal processing, DSP）专用芯片和现场可编程门阵列（field programmable gate array, FPGA）器件来实现[1]。其中，DSP存在成本高、难以编程、频率低的问题，不利于并行处理任务；FPGA可用于高速信号处理，大量的I/O接口方便扩展设计，且时钟管理块可产生高频时钟，提高了数据处理和传输的速率[2]。

本文设计了以FPGA为逻辑控制模块，AD9783为数模转换模块的三角波信号发生器，实现低噪声的三角波调制信号输出。

1 总体设计

基于FPGA的低噪声三角波信号发生器由XC7K325T FPGA逻辑控制、DC-DC电源转换、以太网数据传输、AD9783数模转换和AD8009信号放大5个模块组成，如图1所示。

图1 基于FPGA的低噪声三角波信号发生器总体设计

XC7K325T FPGA逻辑控制模块主要对AD9783数模转换模块进行控制，包括SPI接口配置和LVDS数据发送等。

DC-DC电源转换模块由DC电源提供5 V输入电压，输出电压分别为1.2 V（给XC7K325T FPGA逻辑控制模块供电）、1.8 V（给以太网数据传输模块供电）、1.8 V（给AD9783数模转换模块供电）、1.8 V（给AD8009信号放大模块供电）。

以太网数据传输模块通过千兆以太网口连接上位机与XC7K325T FPGA逻辑控制模块。

AD9783数模转换模块通过SPI接口接收XC7K-325T FPGA逻辑控制模块的工作模式配置信息，并将XC7K325T FPGA逻辑控制模块输出的LVDS差分数据转换为模拟信号，输出给AD8009信号放大模块。

AD8009信号放大模块对AD9783数模转换后的信号进行放大滤波，产生满足幅度、宽度、噪声要求的三角波调制信号[3]。

2 硬件部分

2.1 XC7K325T FPGA逻辑控制

XC7K325T FPGA拥有478 k逻辑单元；时钟管理块CMT可支持500 MHz高频时钟；高速收发器支持12.5 Gb/s的传输速率，可用于千兆以太网接口[4]；多达400个宽范围（HR）和高性能（HP）I/O可产生SPI控制信号以及LVDS差分数据信号，用于高速DAC接口连接。XC7K325T FPGA有丰富的接口资源，如表1所示，可以满足本设计的需求。

表1 XC7K325T FPGA I/O资源数量 单位：个

千兆比特收发器（GTXs）连接XC7K325T FPGA和以太网口；宽范围（HR）和高性能（HP）I/O连接XC7K325T FPGA和AD9783数模转换芯片；时钟管理器（CMTs）产生高频输出I/O时钟[5-7]。

2.2 以太网数据传输

上位机通过以太网将控制命令传输给XC7K325T FPGA逻辑控制模块。XC7K325T FPGA与千兆以太网接口连接如图2所示。

图2 XC7K325T FPGA与千兆以太网接口连接图

125 MHz的差分晶振连接XC7K325T FPGA的MGTREFCLKP/N LVDS差分接口，作为参考时钟[8-9]；XC7K325T FPGA的MGTXRXP/N和MGTXTXP/N LVDS差分接口分别连接千兆以太网口的RD+/-和TD+/-接口，用来传输以太网物理层差分电信号。在PCB布线时，为使PCB的阻抗匹配，需将LVDS差分线分别做等长设置、阻抗100 Ω的匹配处理。

2.3 AD9783数模转换

AD9783是一款高速数模转换芯片，具有高动态范围、低噪声等特点。XC7K325T FPGA逻辑控制模块和AD9783数模转换模块的接口连接如图3所示。

XC7K325T FPGA拥有高性能（HP）和宽范围（HR）2种I/O组[10]。本设计中SPI寄存器配置接口使用宽范围（HR）I/O组，500 MHz LVDS差分时钟和数据使用高性能（HP）I/O组。PCB的LVDS差分线需要设置为等长、做阻抗100 Ω的匹配处理。

图3 XC7K325T FPGA和AD9783的接口连接图

3 FPGA开发

3.1 三模式以太网设计

FPGA三模式以太网可实现以太网数据传输。FPGA三模式以太网MAC设计与开放系统互连（open system interconnection, OSI）参考模型中的数据链路层和物理层相关[11]。其中，数据链路层的MAC和MAC控制子层描述以太网帧协议的数据格式、错误检测以及实时流量控制操作；物理层由PCS、PMA和PMD子层组成，主要定义了比特信号发送时相关的电气、时序和其他接口。本设计使用2种主要的物理层连接为BASE_T PHYs（MAC和电口连接）、BASE_X PHYs（MAC和光口连接）。FPGA以太网MAC设计框图如图4所示。

图4 FPGA以太网MAC设计框图

FPGA三模式以太网MAC的IP核选择物理接口GMII，MAC速率为1 000 Mb/s。IP核的物理接口与以太网PHY设备连接，可支持BASE_T标准，数据传输速率分别为1 Gb/s、100 Mb/s和10 Mb/s。PHY设备可支持GMII/MII、RGMII、以太网1000BASE-X PCS/PMA 或SGMII、SGMII。

以太网MAC的用户端和FIFO连接，此端口与开关或者路径连接。GMII接口时钟为125 MHz，数据传输速率为1 Gb/s。用户端根据标准以太网数据框架将数据写入FIFO中，并按照数据框架要求，一帧数据量不大于1 500个字节[12]。为保证数据传输的准确性，每一帧数据最后4个字节为校验数据。32-bit循环冗余校验码（CRC）的计算公式为

图5中，信号crc_state表示状态机的状态，信号ip_tx_start为触发crc_state状态从IDLE跳转为TOT_LEN的条件；信号crc_cks表示当前状态下需要产生的信号值，直到一帧数据产生完成。

图5 一帧数据状态流程图

3.2 LVDS设计

XC7K325T FPGA逻辑控制使用OSERDES2原语产生LVDS差分采样时钟信号CLKP/CLKN和LVDS差分数据信号D15P、D15N～D0P、D0N，输出给AD9783数模转换模块。XC7K325T FPGA的OSERDES2原语如图6所示。

XC7K325T FPGA逻辑控制中对OSERDES2原语进行例化使用，OSERDES2原语例化VHDL RTL如下：

u_dclk_inst : OSERDESE2

generic map (

DATA_RATE_OQ => "DDR",

DATA_RATE_TQ => "DDR",

DATA_WIDTH => 4,

INIT_OQ => '0',

INIT_TQ => '0',

SERDES_MODE => "MASTER",

SRVAL_OQ => '0',

SRVAL_TQ => '0',

TBYTE_CTL => "FALSE",

TBYTE_SRC => "FALSE",

TRISTATE_WIDTH => 4

) port map (

…

);

OSERDES2原语中的generic map是需要配置的参数属性。本设计中主要配置的参数属性为数据，以DDR形式输出，数据位宽为4，模式为MASTER，三态转换位宽为4。OSERDES2原语输出给XC7K325T FPGA的高性能（HP）I/O组。

图6 OSERDES2原语

4 实验

本文利用500 MHz带宽、5 GSa/s采样率的示波器对基于FPGA的低噪声三角波信号发生器输出的三角波调制信号分别进行幅度和噪声电平的测试。三角波调制信号的幅度如图7所示。

图7 三角波调制信号的幅度

图7中，示波器设置欧姆档为50Ω，测得三角波调制信号的峰-峰值为1.19V。

将图7中三角波调制信号放大，测试三角波调制信号的噪声，如图8所示。

图8 三角波调制信号的噪声图

图8中，三角波调制信号被放大后，显示出其底部的噪声电平，测得三角波噪声幅度小于5mV。5mV的电平噪声与1.19V的峰-峰值对比，信噪比为47 dB。

5 结论

本文利用XC7K325T FPGA和AD9783设计基于FPGA的低噪声三角波信号发生器，并介绍了信号发生器的硬件部分和FPGA开发。经高频示波器测试显示，三角波调制信号的噪声电平小于5 mV，该设计达到了预期的效果。

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Design of Low Noise Triangular Wave Signal Generator Based on FPGA

MIAO Xin

(MetaX Integrated Circuits(Nanjing) Co., Ltd., Nanjing 210000, China)

Design a low noise triangular wave signal generator based on XC7K325T FPGA logic control and AD9783 analog-to-digital conversion module. The output impedance is 50 Ω, and the level noise is less than 5 mV for a low noise triangular wave modulation signal. The actual measurement results show that compared with a dedicated signal generator, the generator outputs a triangular wave modulation signal with lower level noise, which improves the signal quality of the triangular wave signal generator.

XC7K325T FPGA logic control; AD9783 digital to analog conversion; triangular wave signal generator; triangular wave modulation signal

TP274.2

A

1674-2605(2023)04-0004-06

10.3969/j.issn.1674-2605.2023.04.004

苗鑫，男，1987年生，硕士研究生，工程师，主要研究方向：集成电路。E-mail: the3try@163.com

：苗鑫.基于FPGA的低噪声三角波信号发生器设计[J].自动化与信息工程,2023,44(4):19-23;27.

MIAO Xin. Design of low noise triangular wave signal generator based on FPGA[J]. Automation & Information Engi- neering, 2023,44(4):19-23;27.