PCIe HBA控制器芯片封装基板设计与仿真

楼向雄，高 羽，彭一弘

(1.杭州电子科技大学微电子研究中心，浙江 杭州 310018；2.成都锐杰微科技有限公司，四川 成都 610200)

0 引 言

高速串行计算机扩展总线标准(Peripheral Component Interconnect Express，PCIe)是一种高速串行计算机扩展总线标准，PCIe1.0单通道速度达到2.5 Gb/s，目前已发展到PCIe4.0，其标准传输速率高达16.0 Gb/s。高速传输速率下，为了保证信号的完整性，不仅要考虑印刷电路板(Printed Circuit Board，PCB)布线，还要考虑芯片封装。目前，国内外学者对PCB整板的信号完整性研究较多，对芯片封装时的信号完整性研究较少。Akahoshi等[1]研究了一种柔性的印刷电路(Flexible Printed Circuit，FPC)，在FPC内创建带状差分传输线，并将其与IC封装连接，实现了无焊点、无偏斜的互连结构以满足更高的信号传输速率。苏宝琴[2]设计了一种先进封装PoP结构的四层互连线基板布局方案，克服了信号完整性的影响因素。林晓玲等[3]提出一种倒装芯片/多层互连结构封装集成电路的电路修改方法。封装基板(以下简称基板)是半导体芯片封装的载体，是大规模集成电路芯片封装的关键部件[4]。基板必须满足热导率高、耐热性好和绝缘性好等要求[5]，基板的设计须考虑信号传输路径的阻抗、基板板材和填充介质的介电常数、层叠结构等因素[6]。基板加工前，先运用仿真软件对基板的信号完整性进行设计和仿真可以降低封装失败的风险，提高芯片封装良率，减少芯片整体验证时间，是当前高速高性能芯片设计和量产过程中的重要步骤和环节[7]。基板的设计加工和封装形式密切相关。传输速率越高，对于信号完整性的考虑越要全面，本文对一款PCIe转8路SAS/SATA的主机总线适配器(Host Bus Adapter，HBA)控制器芯片的倒装芯片球栅格阵列(Flip Chip Ball Gate Array，FCBGA)封装的基板进行设计和仿真，完成20 GHz频率范围内的频域和时域仿真和分析。

1 PCIe电气特性

PCIe总线使用端到端的连接方式，发送端和接收端中都含有发送逻辑(Transmitter，TX)和接收逻辑(Receiver，RX)，PCIe总线的物理链路的一个数据通路Lane如图1所示。一个Lane包含4根信号线组成的2组差分对，其中一组差分对连接发送端的TX和接收端的RX，另一组差分对连接发送端的RX和接收端的TX。PCIe总线使用差分信号来实现信号的传输，运用2个输出来驱动2条耦合信号的传输线，实际信息为2条传输线上的电压差[8]。一个PCIe链路可以由多个Lane组成，本文设计的基板能实现4个Lane。

2 基板设计

本文采用Cadence Allegro软件对一款应用于数据传输PCIe4.0 HBA控制器芯片进行基板设计，并使用Cadence Sigrity有限元电磁场仿真工具对基板进行性能仿真和优化。

HBA控制器芯片完成PCIe总线至SAS/SATA接口的数据传输，芯片有3个相同的高速接口IP(PHY0/1/2)，通过固件配置为3种工作模式(PCIe/SAS/SATA)。实际工作中，PHY0实现PCIe4.0(16 Gb/s)x4Lane数据传输，PHY1和PHY2分别实现SAS3.0(12 Gb/s)和SATA3.0(6 Gb/s)的数据传输。本文主要对传输速度最高的PHY0进行PCIe4.0频域和时域的仿真分析。基板尺寸为15 mm×15 mm，总厚度为660 μm，采用6层板结构。图2展示了封装基板的部分设计版图，表1展示了6层板结构信息。

图2 封装基板的部分设计版图

表1 基板叠层信息

采用Cadence Allegro软件设计封装基板文件，最初部分布局布线设计规则如下：差分对最小线宽为25 μm，最小线距为40 μm，其它走线的最小线宽为20 μm，线距为50 μm，过孔外径有2种，分别为100 μm和80 μm。本文的FCBGA芯片的Balls/Bumps结构如图3所示，信息如表2所示，D1和D2为Balls/Bumps上下直径，Dmax为Balls/Bumps最大直径，H为Balls/Bumps高度，Balls/Bumps的材料都为Solder63。为防止电源噪声在接收端波形引起抖动，本文将PHY电源与其余部分使用的电源隔离，并且将PHY电源分割成3部分，分别为PHY0，PHY1，PHY2，以对应HBA控制器芯片的3种模式，确保电源的完整性。

图3 Balls/Bumps结构图

表2 Balls/Bumps信息

6层板结构从上到下依次为信号层(TX信号所在层)，GND层，电源层，GND层，信号层(RX信号所在层)和BGA层。表3展示了基板所选介质材料PSR4000AUS703，MCL-E705G，GX92和最初所选材料FR4的相对介电常数和损耗因子。

表3 基板介质材料的相对介电常数和损耗因子

3 封装基板仿真分析

S参数即散射参数，是衡量信号完整性的重要频域指标。被测元器件是单端口时，只有1个S参数，记为S11。在高速集成电路中，常用的是双端口S参数，双端口元器件的S参数组成一个简单的矩阵，包含S11，S12，S21，S22，对于线性无源元件，本文设计测量的传输线满足S21=S12。所以，S参数矩阵

包含3个独立的S参数：S11，S22和S21[9]。S参数以dB为单位表示幅度绝对值时，S11和S22称为回波损耗，也称为反射系数；S21称为插入损耗，也称为传输系数，S21表示信号从端口1输入，从端口2输出。差分S参数用于描述差分对的差分特性。差分对是一个四端口的互连，如图4所示。本质上看，图4(a)和(b)是等价的，2个有耦合的单端传输线的端口1和端口3组成差分对的端口1；2个有耦合的单端传输线的端口2和端口4组成差分对的端口2。2个单端有耦合的传输线之间存在近端串扰S31和S42、远端串扰S41和S32。

图4 差分对端口示意图

因为差分对中有差分信号D和共模信号C，所以，差分S参数不仅要表达输入/输出端口，还要表达输入/输出信号的类型。SDD表示差分信号输入，差分信号输出；SCC表示共模信号输入，共模信号输出；SDC表示共模信号输入，差分信号输出；SCD表示差分信号输入，共模信号输出。本文设计中，只考虑输入输出都为差分信号的SDD。例如SDD[1,2]表示差分信号从端口2输入，差分信号从端口1输出。

眼图分析法是时域分析信号完整性的一个不可或缺的方法。眼图的“眼睛”睁开程度反映信号完整性，“眼睛”睁开度大，信号完整性高。

3.1 初始版本S参数的提取及其时域仿真结果

对于HBA控制器芯片高速信号完整性的分析，本文提取了基板封装中主要差分对的S参数。因为PCIe4.0的传输速度最高可达16 Gb/s，大于SAS3.0和SATA3.0的传输速率，所以本文重点关注与PCIe相关的PHY0部分(以下信号名略掉PHY0)，主要是RX信号和TX信号，查看差分S参数，尤其是频率达到16 GHz时的差分插入损耗、差分回波损耗的值。对提取的RX信号和TX信号的S参数模型进行时域仿真查看眼图，分析信号传输质量。

先对初始版本设计文件进行RX和TX信号S参数仿真和时域仿真，发现问题后，进一步优化设计，最后将2个版本进行仿真和对比分析。

RX0，RX1，RX2，RX3差分信号S参数仿真结果如图5所示。RX信号之间的近端串扰和远端串扰都很小，对信号传输影响可以忽略不计，故不放仿真结果图。其中端口1为DIE端RXP0-RXN0，端口2为BGA端RXP0-RXN0；端口3为DIE端RXP1-RXN1，端口4为BGA端RXP1-RXN1；端口5为DIE端RXP2-RXN2，端口6为BGA端RXP2-RXN2；端口7为DIE端RXP3-RXN3，端口8为BGA端RXP3-RXN3。

图5 RX0/RX1/RX2/RX3初始版本的S参数仿真结果

仿真频率达到16 GHz时，RX插入损耗和回波损耗的值如表4和表5所示。

表4 仿真频率为16 GHz时，RX初始版本的插入损耗值

表5 仿真频率为16 GHz时，RX初始版本的回波损耗值

从图5、表4和表5可以看出，仿真频率达到高频率16 GHz时，RX信号初始版本所有差分对的最大回波损耗为-4.44 dB，信号反射过大，RX信号插入损耗没有达到一般工程要求的-3 dB。

将dB为单位的插入损耗转化为电压传输比值，

(1)

式中，Smag为电压传输比值，SdB为以dB为单位的S参数，V1为输出电压，V0为输入电压。PCIe4.0标准中，一般要求插入损耗等于或大于-3 dB，也是本次设计要求，转换为电压传输比值，即传输系数为70.79%，传输系数的范围为0～1，越接近1，信号传输质量越好。RX信号最小插入损耗SDD[7,8]为-3.19 dB，转化为电压传输比值时为69.26%，小于70.79%，信号完整性较差，不符合要求。

RX时域仿真选取RXP/N0为例，提取RXP/N0的S参数模型，将s4p文件导入到Cadence Sigrity SystemSI进行时域仿真，得到RXP/N0的眼图如图6所示。从图6中可以看出，初始版本RX0信号眼图眼高为148 mV，眼宽为0.52 UI。

图6 RXP/N0初始版本的眼图

TX0，TX1，TX2，TX3差分信号S参数仿真结果如图7所示。PHY0的TX信号端口信息与RX信号端口信息类似。

图7 TX0/RX1/TX2/TX3初始版本的S参数仿真结果

仿真频率达到16 GHz时，TX插入损耗和回波损耗的值如表6和表7所示。

表6 仿真频率为16 GHz时，TX初始版本的插入损耗值

表7 仿真频率为16 GHz时，TX初始版本的回波损耗值

从图7、表6和表7可以看出，仿真频率达到高频率16 GHz时，TX信号初始版本所有差分对的最大回波损耗为-4.61 dB，反射过大，插入损耗小于-3 dB，不符合PCIe4.0标准要求。

TXP/N0的眼图如图8所示。从图8可以看出，初始版本TX0信号眼图眼高为145 mV，眼宽为0.50 UI。

图8 TXP/N0初始版本的眼图

从PHY0的RX0-3，TX0-3差分信号S参数仿真结果来看，RX信号和TX信号设计不符合设计要求，回波损耗较大，插入损耗不符合设计要求的-3 dB。

3.2 最终版本S参数的提取及其时域仿真结果和分析

在仿真过程中，针对发现的设计文件问题进行反复优化，得到符合设计要求的最终版本。优化过程中，相同频率下，GX92的介电常数和损耗因子均小于FR4，基板介电常数越低，信号传播速度越快，故将基板叠层介质材料FR4更换为GX92。因为基板布局布线影响信号传输质量[10]，故扩大差分对最小线距，从40 μm增加到50 μm；扩大差分线孔的避让距离，从50 μm增加到250 μm，减少不同网络之间的影响，给电源模块添加不同层之间的过孔增加通流能力。

最终版本的RX信号的S参数仿真结果如图9所示，端口信息和图片顺序与初始版本相同。

图9 RX0/RX1/RX2/RX3最终版本的S参数仿真结果

差分RX信号的插入损耗分别为SDD[1,2]，[3,4]，[5,6]，[7,8]，当仿真频率达到16 GHz时，初始版本和最终版本的具体值如表8所示。差分RX信号的回波损耗分别为SDD[1,1]，[2,2]，[3,3]，[4,4]，[5,5]，[6,6]，[7,7]，[8,8]，当仿真频率达到16 GHz时，初始版本和最终版本的具体值如表9所示。

表8 仿真频率为16 GHz时，RX插入损耗值

表9 仿真频率为16 GHz时，RX回波损耗值

从图9、表8和表9可以看出，经过优化后，仿真频率达到高频率16 GHz时，RX信号所有差分对的回波损耗明显降低，提升效果最大的是SDD[2,2]，根据式(1)转换为反射电压比值，即反射系数从37.24%降到10.05%，减少了RX信号反射。反射系数的范围为0～1，越接近0，信号反射越少。初始版本的RX信号插入损耗较小，SDD[1,2]和SDD[7,8]都小于-3 dB，信号传输质量低，信号完整性较差。优化后，RX插入损耗都大于-3 dB，提升效果最大的SDD[7,8]的信号传输电压比值从69.26%提升至80.09%，明显大于一般工程要求70%。综上分析，优化最终版本的RX信号在高速传输时保证了较好的信号完整性。

最终版本RXP/N0眼图如图10所示。从图10可以看出，RXP/N0的眼高为155 mV，眼宽为0.53 UI，较初始版本，分别提高了7 mV和0.01 UI。

图10 RXP/N0最终版本的眼图

最终版本的TX信号的S参数仿真结果如图11所示，所有信号的端口信息和图片顺序与初始版本相同。

差分TX信号的插入损耗分别为SDD[1,2]，[3,4]，[5,6]，[7,8]，当仿真频率达到16 GHz时，初始版本和最终版本的具体值如表10所示。差分TX信号的回波损耗分别为SDD[1,1]，[2,2]，[3,3]，[4,4]，[5,5]，[6,6]，[7,7]，[8,8]，当仿真频率达到16 GHz时初始版本和最终版本的具体值如表11所示。

表11 仿真频率为16 GHz时,TX回波损耗值

从图11、表10和表11可以看出，仿真频率达到高频率16 GHz时，经过优化的TX信号所有差分对的回波损耗明显降低，提升效果最大的是SDD[7,7]，反射电压比值从55.27%降到13.77%，减少了TX信号反射。经过优化的TX插入损耗有显著改善，都大于-3dB，提升效果最大的SDD[3,4]信号传输电压比值从73.20%提升至90.89%，信号传输质量明显改善，说明优化最终版本的TX信号在高速传输时保证了较好的信号完整性。

最终版本TXP/N0眼图如图12所示。从图12可以看出，TXP/N0的眼高为152 mV，眼宽为0.53 UI，较初始版本，分别提高了7 mV和0.03 UI。

图12 TXP/N0最终版本的眼图

从PHY0的RX0-3和TX0-3差分信号S参数仿真结果，RX0和TX0时域仿真眼图结果初始版本和最终版本对比来看，经过优化，RX信号、TX信号回波损耗都大幅减少，减少了信号的反射，插入损耗增大，提高了信号传输质量。最终版本基板设计合理，保证了信号完整性。

4 结束语

本文对工作频率达到16 Gb/s的PCIe4.0 HBA控制器芯片的FCBGA封装形式进行优化。通过仿真对比，选择更合适的叠层材料、扩大差分，并对最小线距和差分线孔的避让距离进行不断优化，差分信号回波损耗减小，反射减少，差分信号插入损耗增大，信号传输质量得到提高，信号完整性进一步提升。但是，本文展示的只是仿真数据，接下来将应用本次封装基板的HBA控制器芯片的PCB进行整板信号完整性仿真和测试验证，进一步完善数据。