一款33～48 GHz的宽带低噪声放大器

张 博，文进才

(杭州电子科技大学射频电路与系统教育部重点实验室，浙江 杭州 310018)

0 引 言

近年来，在高速率通信需求的推动下，射频接收机的性能有了较大的进步[1-2]。低噪声放大器作为射频接收机的关键模块，其作用是将天线接收的小信号进行放大并送入混频器，其中宽带低噪声放大器作为低噪声放大器的一个重要分支，受到了人们的关注[3]。由于宽带低噪声放大器的带宽和噪声系数对接收机的影响较大，因此，提升放大器的带宽以及降低噪声系数一直是研究的热点与难点[4-5]。文献[6]基于90 nm工艺提出了一款由三级共源共栅结构组成的低噪声放大器，其带宽为32.0～43.5 GHz，最大增益为20.3 dB,最小噪声系数为4.6 dB。文献[7]同样基于90 nm工艺设计了一款由三级共源共栅结构组成的低噪声放大器，其带宽为30～50 GHz，最大增益为23 dB，最小噪声系数为4.67 dB。文献[8]基于45 nm工艺设计了一款带宽为26～33 GHz的低噪声放大器，该款低噪声放大器采用一级cascode+两级差分共源级联的结构，其最大增益为19.9 dB，最小噪声系数为3.4 dB。文献[9]基于65 nm工艺设计了一款由三级共源共栅结构组成的低噪声放大器，其带宽为32～39 GHz，最大增益为26.2 dB，最小噪声系数为3.4 dB。文献[10]基于90 nm工艺设计了一款带宽为29～44 GHz的低噪声放大器，该款低噪声放大器采用一级cascode+一级差分共源级联的结构，其最大增益为13.8 dB，噪声系数为3.8 dB。以上设计中，文献[7]带宽性能优异，级间匹配做得出色，但是没有使用减小噪声的手段，导致噪声系数偏高；文献[9]放大器增益较高，其后级电路对电路噪声系数影响较小，最终噪声性能表现出色，由于三级放大器的中心频率接近，虽然得到了高增益和低噪声，但是带宽表现不太理想。本文采用65 nm CMOS工艺，设计了一款实现大带宽和低噪声的宽带低噪声放大器，并将其应用于射频接收机。

1 低噪声放大器设计

通过研究相关文献，根据项目的实际需求，本文设计的宽带低噪声放大器的性能指标是：增益为20 dB，核心带宽为35～45 GHz，噪声系数为4 dB。

1.1 电路设计

本文设计的电路原理图如图1所示。图1中，第一级和第二级使用的MOS管栅宽尺寸大小均相同，M1和M3的栅宽尺寸为2 μm×15，其中2 μm指晶体管单指栅宽，15指晶体管的栅指个数，M2和M4的栅宽尺寸为2 μm×30。用于共源级的栅压为0.6 V，共栅级的栅极和漏级的电压均为1.8 V。C1～C3是隔直电容，因其容值较大，可以认为不参与匹配，C4～C9为旁路电容，可以隔绝小信号对直流电压源的影响。L1和L2构成的L型匹配网络是噪声匹配的重要组成部分，L3～L6组成的π型匹配网络，是提升低噪声放大器在带内增益平坦度的关键，而L7和L8构成了输出匹配网络，L9和L11是噪声减小技术的中和电感，用于降低电路的噪声系数，L10和L12是源退化电感，不仅可以降低噪声系数，还可以提高电路的稳定性。

图1 低噪声放大器电路原理图

1.2 噪声减小技术

与共源电路相比，共源共栅电路引入了来自共栅级的沟道噪声。为了实现预设噪声性能指标，必须使用一些方法来减小两级共源共栅级所产生的噪声。以往的电路设计中，多是增加源极负反馈电感，这种方法不可以减小共栅级的沟道噪声，因此，本文在增加源极负反馈电感的基础上，通过在共源极和共栅级之间引入1个电感来减小由叠加共栅极而产生的噪声。文献[10]提出的总噪声系数为：

F=F1+F2

(1)

其中,共源级的噪声系数F1为：

(2)

共栅级的噪声系数F2为：

(3)

加入中和电感之后的电路如图2所示。从图2中可以看出，Cp1与Cp2同时接地，可以等效为这2个电容是串联，然后与电感L并联，如果此时发生谐振,可以推出：

图2 加入降噪电感后的电路图

(4)

由此可得最佳的电感值为：

(5)

此时，因为发生谐振，Cx的值减小，使得F2降低，最终使得噪声系数变小。为了验证理论的效果，在第一级的共源极和共栅级之间插入不同感值的电感进行仿真，结果如图3所示。

图3 不同感值的电感对噪声系数的影响

从图3可以看出，当频率在40 GHz，不插入电感时，噪声系数为4.3 dB，随着插入电感值的增大，噪声系数逐渐减小，当电感的值达到200 pH时，噪声系数为3.85 dB，说明在共源极和共栅级之间加上适当感值的电感确实可以降低由引入共栅级产生的噪声系数。

1.3 错峰匹配

低噪声放大器的噪声匹配不会影响带宽，但是级间匹配对放大器实现宽带有较大影响，因此，在完成噪声匹配后，需进行级间匹配。级间匹配有2种方式，一种是共轭匹配，还有一种是将第1级的输出阻抗点和第2级的输入阻抗点都匹配到50 Ω，两者直接进行级联。本文使用共轭匹配，同时借鉴了第2种匹配方式。在级间匹配之前，先将第1级电路的输出阻抗匹配到50 Ω，观察如图4(a)所示的第1级性能曲线可以看出，放大器频率在38 GHz之后，增益下降较快，同时单级放大器仅能实现部分带宽，若多级放大器中心频率差别不大，会使得中心频点周围的增益比附近频率的增益高，这样固然可以实现高增益，但带宽会变得很窄。因此，如果想要扩展带宽并且提高增益平坦度，需使用如图4(b)所示的错峰匹配方式。这种匹配方式将两级放大器的中心频率错开，将第1级电路的中心频率匹配到38 GHz，第2级电路匹配到43 GHz，匹配利用低频增益和高频增益互补的方式来实现增益均衡，从而实现大带宽。但是，需要注意的是这种匹配方式是牺牲放大器的高增益来换取更大的带宽。

图4 级间匹配

图5 级间匹配阻抗变换示意图

本文设计的低噪声放大器通过电容C2将第1级和第2级的电路级联起来。在完成版图拼接后，对版图进行仿真，并对由L3，L4，C2，L5，L6组成的π型匹配网络进行微调，得到最终的级间匹配网络。结果显示低噪声放大器可以实现10 GHz的1dB带宽和15 GHz的3dB带宽，表明本款低噪声放大器实现了良好的级间匹配，可以满足预定的带宽指标。

2 实物图和测试结果

2.1 低噪声放大器实物图

电路采用TSMC 65 nm CMOS工艺，共有9层金属层，使用M1金属层做接地屏蔽层，因为M1～M6层金属厚底仅为0.22 μm，其损耗过大，不适用于远距离走线，故仅用于晶体管自身的接线。M9层金属和M8层金属厚度分别为3.4 μm和0.9 μm，金属层相对较厚，损耗较小，适合远距离走线，因此用M8或M9金属层做电感或MOS管的直流供电线。图6为低噪声放大器实物图。芯片包括Dummy和Pad在内的面积为680 μm×440 μm。

图6 低噪声放大器实物图

2.2 测试结果及分析

本文设计的低噪声放大器的仿真和测试对比结果如图7所示。由于实验室器材原因，噪声系数为仿真结果。图7(a)是噪声系数和增益的对比结果，其中，实测放大器的增益为19.1±1.5 dB，电路的1dB带宽约为35～45 GHz，3dB带宽约为33～48 GHz，带宽为15 GHz。在40 GHz时，最低噪声系数为4.2 dB，在1dB带宽内噪声系数均低于4.6 dB。图7(b)展示了电路的匹配情况，其中S11_sim表示S11的仿真结果，而S11_meas表示S11的测试结果，S22同样道理。另外由于噪声减小技术会恶化S11，且中和电感感值越大，对S11的影响就越大，同时噪声匹配也会对S11有一定的影响，使得S11表现不太理想，其值在-6 dB左右，而S22因为采用错峰匹配，第2级的中心频率在43 GHz，最小为-28 dB，实现了较好的匹配，但是由于模型误差原因，测试时使用的偏置电压与仿真所用的偏置电压有所区别，使得S11和S22有所改变。图7(c)为1 dB压缩点的结果，输入1 dB压缩点为-20 dBm。饱和输出功率为5.6 dBm。图7(d)为放大器的稳定系数曲线图，稳定系数的最小值为3.6，满足无条件稳定。综上分析，本文设计的低噪声放大器基本实现设计要求的性能指标。

图7 低噪声放大器的性能曲线

本文设计的低噪声放大器与其他设计方法的低噪声放大器的性能对比如表1所示。

表1 CMOS工艺毫米波宽带低噪声放大器设计方法对比

从表1可以看出,文献[6]的增益与本文相同，但带宽与本文相比略窄。文献[7]因为在匹配中使用两级T型匹配网络，使得其带宽性能表现较好，但噪声系数为4.60 dB，略偏高。文献[8]使用电容中和技术和噪声减小技术，增益得到了提高，同时降低了噪声，但在带宽上表现不太理想。文献[9]的带宽虽然较窄，但由于使用Gm-boosting技术，增益表现最好，最大增益达到26.2 dB。文献[10]的带宽表现良好，但是增益略低。本文设计的低噪声放大器在带宽上为33～48 GHz，带宽上的表现仅次于文献[7]，但噪声系数比之略低，另外版图的面积控制的较为理想；但是，在噪声匹配的过程中，本文在进行噪声匹配时没有较好地兼顾输入匹配，使S11的表现不如表1中其他设计。

3 结束语

在65 nm CMOS工艺的基础上，本文设计了一款宽带低噪声放大器。使用错峰匹配满足设计所要求的大带宽，通过低频增益和高频增益互补的方式实现了增益均衡，提高了增益平坦度，使得1dB带宽可以达到10 GHz，并使用噪声减小技术改善了噪声系数。但是，由于低噪声放大器输入匹配和噪声匹配没有得到很好的兼顾，导致S11的测试结果并不理想，这是下一步优化设计的方向。