一种900V大功率MOSFET器件结构设计

2021-07-04刘好龙于圣武

微处理机 2021年3期

刘好龙，于圣武

（1.中国电子科技集团公司第四十七研究所，沈阳 110000；2.南京微盟电子有限公司，南京 210042）

1 引言

根据工程应用需要，对一款N型功率VDMOS展开设计，设计目标为在指定面积为3.1 mm×2.9 mm的芯片上实现大于900V的击穿电压，同时保证导通电阻小于3.7Ω，源漏电流大于3.6A。根据击穿电压指标，需从理论上推导出外延层的厚度和电阻率；再根据开启电压指标推导出栅氧厚度和P阱区掺杂浓度。为了增加电流密度、减小导通电阻，同时降低制版难度，在单胞形状的选择上，采用六角形，并对元胞相关尺寸进行优化设计。为了满足击穿电压的指标要求，终端结构采用场限环与场板相结合的技术[1]。对VDMOS器件而言，在设计中既要考虑击穿电压的指标要求，同时又要兼顾导通电阻的要求。高压VDMOS器件的耐压主要由衬底来承受，因此，为满足耐压要求，其衬底必须是轻掺杂的高阻才可实现。但如果衬底电阻过大，势必会导致器件的漂移区电阻增大，从而导致器件的功耗增大。为解决这一问题，目前VDMOSFET的加工制造衬底材料都选用外延片。

2 外延层材料设计

击穿电压与导通电阻两者之间的优化选择，主要是通过外延层的参数选取来完成的。外延层参数主要是指其厚度和电阻率，外延层越厚，电阻率越高，击穿电压也越高，但同时导通电阻也越大；相反，外延层越薄，电阻率越低，导通电阻也越小，但击穿电压也会越低。

2.1 外延层电阻率的确定

对于VDMOS器件，为减小漏极接触电阻，外延层衬底电阻率要尽量的低[2]。此处，利用高阻外延层来充当漂移区，承载漏结的高电压。同时为了降低漂移区电阻，外延层下方应有一层电阻率极低的衬底，在此选取N型<100>晶向的硅材料。已知外延层掺杂浓度越小，电阻率越大，击穿电压越大。理想情况下外延层掺杂浓度为：

但是，在实际VDMOS结构中，PN结只有底部是平面结，而其四周是球面结和柱型结，电力线比较集中，此类部位的结会发生提前击穿。另外，由于边缘效应的影响，尽管在设计中采用了终端结构，仍会有PN结提前击穿的现象发生[3]。

在设计中必须考虑留出充分的余量，为此，在理论计算时，需要将式中击穿电压VB乘以一个系数K。从经验看，计算后击穿电压的理论值与实际值会存在一定的偏差，并且随着击穿电压的增大，偏差会越来越大，因此，对于低压的情况，K取0.9；当击穿电压在70V～200V时，K取0.8；当击穿高于200V时，K取0.7，从而可令式(1)变为:

执照设计要求，此处击穿电压要求大于900V，远高于200V，因此K值取0.7。将各数据代入式中，得到外延区掺杂浓度为1.68×1014cm-3。

由掺杂浓度和电阻率的关系，可以计算得到需要的外延区电阻率为23Ω·cm。由于外延层材料的电阻率不可能控制得绝对精确，只能控制在一定范围内。从满足击穿电压的角度考虑，外延层的最小电阻率应取23Ω·cm；然而从导通电阻的角度来看，电阻率又不能太大。经分析研究确定外延层的电阻率选取为23Ω·cm～27Ω·cm。

2.2 外延层厚度的确定

外延层厚度的选取既不能太大也不能太小。厚度太大会导致漂移区电阻过大；厚度太小则会引起外延层穿通，严重降低击穿电压。

外延层厚度We应大于击穿状态下的P-N-结在P-区一侧的耗尽层宽度Xmp与N-结深之和，即：We>Xmp+Xjn，而耗尽层宽度为：

这里，ε0=8.85×10-14F/m；εsi=11.7 F/m；VB=900 V；q=1.6×10-19C；NB=1.68×1014cm-3（对应ρ=27Ω·cm）。代入式(3)可得：Xmn=70μm。由此可推算P-阱结深在5 μm左右。

此外，外延片的衬底是要作为VDMOS器件的漏端电极引出的，为了降低衬底与背面金属的接触电阻，衬底必须采用高浓度掺杂；而外延层的掺杂浓度依据击穿电压的要求，则要求要很低，一般情况外延层的掺杂浓度会比衬底的浓度低4个数量级以上。在这一情况下，当VDMOS器件在工艺加工过程中经历高温的氧化、阱推等工步时，高掺杂的衬底就会向低掺杂的外延层进行扩散，即有反扩发生，这将改变外延层的厚度。因此，理论上，在计算出外延层厚度和掺杂浓度的值后，需要考虑到反扩对外延层厚度的影响，在设计时要给出一定的余量[4]。

考虑到反扩在整个工艺加工过程中一直在进行，其结深较深。此处取反扩的结深为1.5μm，则有:Xj反＝5×1.5＝7.5μm，外延层厚度即可估算为：Wep=70+5+7.5＝82.5μm。

3 芯片横向结构的设计

3.1 单胞形状的选取

理论上VDMOSFET的单胞（元胞）结构可以是任何可以想象得到的格局，只要其在制造工艺上能够实现即可。实际上，VDMOS的单胞图形可以采用三角形、正方形、长方形、线形、圆形、以及六角形等等，它们的排列方式也有很多种，例如六角形网格、正方形网格或者品字形网格等等，如图1所示。无论何种单胞图形采取何种排列方式，主要都需要考虑芯片电流分布情况、导通电阻大小，以及与集成电路技术的相兼容等因素。

图1 常见的单胞形状及排列

在各种单元图形中，圆形单胞的无电流区域的面积大，过于浪费，几乎不被使用；而三角形单胞会使得电场集中，从而导致漏源击穿电压降低，在实际中也很少被采用；正六角形单胞，由于其单元排列紧密，电流分布比较均匀，并且有很高的表面利用率，所以在许多器件中都会采用这种结构[5]，此处设计也是如此。

3.2 多晶窗口区尺寸设计

对于VDMOS设计来说，单胞的尺寸是最主要的设计考量部分。单胞的大小直接影响器件的导通电阻和电流密度，主要包括多晶硅窗口区LW的尺寸和多晶硅的宽度LP。在设计中，要不断的对这两个参数进行优化，选出它们的最佳组合。

此外，还应考虑单胞面积，应越小越好。如果单胞面积过大，芯片的面积便会增大，从而增加成本。然而，单胞的面积过小，在实际的工艺加工中就很难实现，或即使可以实现也会存在质量问题，成品率不高。因此，单胞的尺寸还应根据工艺线的工艺条件加以确定。

工艺上影响单胞尺寸的步骤主要有N+源区、P+体区和孔的三次光刻及相应的腐蚀工艺。

在工艺产线中，光刻的主要工艺参数是它的光刻精度b（即前后两次光刻时套刻的最小误差）和最小线宽a（光刻机能够识别的最小线条宽度）。腐蚀的主要工艺参数是其刻蚀选择比和刻蚀速率。腐蚀工艺的这两个工艺参数决定了工艺线上多晶与孔之间的最小距离c。这三个参数一起决定了多晶窗口的尺寸，如下式：

此处，根据实际情况取a＝3，b＝2，c＝3，从而确定多晶窗口区的最小尺寸为13μm。从成品率角度考虑，最终选取多晶窗口区最小尺寸为16μm[6]。

3.3 多晶硅宽度LP设计

VDMOS的栅极一般采用掺杂的多晶硅来制造，而多晶硅栅的长度直接决定了VDMOS结构中两个P阱之间的间距。如果多晶硅栅长过长，虽然JFET区电阻会降低，但器件的击穿电压也会随之下降；多晶硅栅长如果过短，经过高温阱推后，相邻的P阱的横向扩散就很可能会使得P阱相连，使器件失效。因此多晶硅栅长的选取，需要在设计及工艺两方面加以仔细考虑。当VDMOS器件耐压要求较高时，为防止P阱自身的穿通，P阱结深会制作得比较深，横向扩散也就会比较大，此时相应的多晶硅栅长也会越长。

多晶硅下的两个P阱区不应相连，以避免造成漏极短路。这样多晶硅尺寸的最小值为1.6倍的Xjn，即：LW≥1.6Xjn。但这两个P阱区也不能相离太远，这是因为在VDMOS器件中，每个P阱区都是相邻P阱区的保护环，当源漏加电时，P阱发生扩展，在未加到击穿电压时，相邻的P阱耗尽层会相对扩展并相连，以保证不被击穿。理论上多晶硅区的最大值可由下式表述：

由此式，设计中的取值范围应为：8μm≤LP≤30μm。在此范围内经过大量计算，最终得出结论：在LP取17μm时，可以获得六角形单胞导通电阻的最优值。

3.4 沟道长度设计

功率VDMOS器件可以看做是纵向结构器件，在器件中有寄生晶体管存在，易发生闩锁效应。为降低闩锁效应的发生概率，在设计时应尽可能减小P阱的横向电阻。

减小P阱横向电阻主要有两种方法：一是增加P阱的深度，但这样会使沟道长度增大，跨导变小；二可以提高P阱的掺杂浓度，但又会增大开启电压。所以在设计P阱时，要充分考虑沟道长度和阈值电压两个参数。

设计中采用两次P注入来解决这一难题。首先注入高浓度的P+区，再注入低浓度的P-阱。用P-阱注入调节阈值电压，同时也控制沟道长度；用P+区调节横向电阻。P+区的结深是由横向扩散距离和元胞的大小来决定的，P+结越深，越能提高正向击穿电压。但P+结并非越深越好，而是要控制好P+结横扩边缘到元胞多晶硅窗口边缘的距离。如果P+结的边缘离多晶硅窗口太远，对降低横向电阻的作用不大；如果P+区边缘在多晶硅窗口下延伸，则会影响器件阈值电压。所以应优化P+区的结深，使之最大限度降低横向电阻、提高耐压，同时还不影响阈值电压。

N+发射区的设计主要考虑VDMOS的沟道长度。为减小沟道电阻，应减小沟道长度。依照选用的工艺条件，VDMOS沟道长度选为1.5μm～2.0μm[7]。

3.5 器件单胞数量和有效面积的确定

在确定单胞参数之后，利用器件导通电阻的数值可得出本器件的单胞数为8531个，器件的单胞占用面积为1089μm2。

经计算，器件的单胞数×单胞面积＝8531×1089×10-8＝0.0929cm2，而器件的总面积为0.1353cm2，可以有充分的面积来安排终端及栅极通道，此单胞的设计符合要求。

4 终端设计

器件理想的击穿电压是在PN结底部的平面结处发生的击穿，若不考虑边缘效应的影响，此时器件的击穿电压仅与衬底厚度和掺杂浓度等参数相关。但是，由于实际中边缘效应的影响，及工艺加工过程中一些因素的影响，实际器件的击穿电压要低于理想平面结的击穿电压。

VDMOSFET是浅结器件，必须减弱棱角区的电场集中以提高击穿电压，这就需要进行合理的终端结构设计。在此采用场环与场板相结合的方式来进行终端结构设计，并在TCAD软件上展开仿真。

4.1 场限环模拟

通过对场限环的窗口宽度、环间距等进行模拟仿真，得到场限环窗口大小对击穿电压的影响。详细模拟结果见表1。

表1 窗口设计对击穿电压影响模拟结果

4.2 场板模拟

通过反复模拟以确定场板的长度等参数。由于边缘电场的作用，实际的外延层浓度必须要比理论计算值还要低，才能够满足击穿的要求。

在模拟中发现，极易发生击穿的部位是厚场板的边缘或是P-区的边缘处。厚场板边缘处是由于电力线集中，而在P-区边缘易击穿则是由于此处的电场曲率过大。通过不断调整参数，可以观察到，当场板的厚度增大，在场板的边缘处发生击穿的几率就会降低，但是当场板的厚度趋于一定时，边缘的电场也会趋于饱和。而P-区边缘的击穿强烈依赖于外延层掺杂浓度，只有降低外延层掺杂浓度才能够有效降低此处发生击穿的概率。同时，此处的击穿还与薄场板的长度有关。薄场板的厚度一定要取在最大电场的外面才能够有效的降低击穿发生概率。经不断调整反复模拟，可观察到，将薄场板设置在沟道外0.5μm处可以获得较为理想的结果。而考虑到光刻精度，将薄场板的长度选取为1.5μm[8]。

最终，增加场环和场板数量直至达到符合设计要求的击穿和漏电为止。图2所示为工艺模拟所得出的典型终端结构。该终端由4个场限环、4个场板和1个场截止环构成。终端长度为250μm，通过电学模拟，所得结果曲线如图3。可见其击穿电压可达900V左右。