一种低功耗K频段低噪声放大器*

(中国西南电子技术研究所，成都 610036)

0 引 言

低噪声放大器(Low Noise Amplifier,LNA)是接收机的重要部件，其噪声系数(Noise Figure,NF)、增益和线性度等指标直接影响接收机的整体性能。卫星通信对地面或机载接收机的LNA性能提出了很高的要求，因为卫星发射的信号到达用户端时功率微弱，且信噪比低，需要LNA具备很低的噪声系数[1-3](通常要求小于2 dB[3])和高增益(大于20 dB)；另外相控阵接收机以及移动卫星通信设备都要求低噪声放大电路具备低功耗的特性。

锗硅(Silicon Germanium,SiGe)双极型互补金属氧化物(Bipolar Complementary Metal Oxide Semiconductor,BiCMOS)工艺，相较于III-V族半导体工艺，具有更高的电路集成度和更低的量产成本；对比硅CMOS电路，具有更高的输出功率，因此近年来随着SiGe BiCMOS工艺的不断进步，其在微波和毫米波集成电路领域获得了广泛的应用[4-5]。但由于硅衬底的导电特性，片上无源元件的品质因数(Quality Factor,Q值)低，高频条件下电路损耗大，极大制约了SiGe BiCMOS电路的性能，特别是导致更高的电路噪声系数[6]。目前硅基电路设计一般采用在无源器件下方铺设接地金属平面，以屏蔽电磁场进入硅衬底[7]。该方法能在一定程度上提高器件Q值，降低损耗。但对于片上螺旋电感这种占用很大芯片面积的无源器件来说Q值改善有限，因为首先硅衬底上的接地金属由于制造工艺制约不能使用实心地，只能用金属网格代替，其电导率不高，有电阻效应，电磁屏蔽效果较理想情况差；另外，衬底损耗与元件的面积直接相关[7]，电感面积大，损耗明显。电感是射频微波集成电路设计必需的元件，提高电感Q值降低损耗是硅基电路设计中的一个困难课题。卫星通信使用的K频段[8]频率较高，上述问题较为突出，已报道的SiGe BiCMOS LNA，仅有少数在20 GHz实现了2 dB以下的噪声系数[1-2]，但这些LNA的电路功耗大，导致其不适用于对功耗有较高限制要求的应用场合。

本文基于0.13 μm SiGe BiCMOS工艺设计并制作了一种共射极(Common Emitter,CE)-共射共基极(Cascode)级联的两级低噪声放大器。通过优化第一级共射极异质结双极晶体管(Heterojunction Bipolar Transistor,HBT)的尺寸，实现输入匹配、噪声系数以及电路功耗的均衡。在此基础上，本文提出利用SiGe BiCMOS工艺的硅通孔(Through Silicon Via,TSV)替代传统的螺旋电感，作为K频段共射放大器的射极退化电感，以降低LNA整体噪声系数。仿真结果表明在20 GHz，同等电感值条件下，相比传统螺旋电感，该方法不仅显著减小了电感占用面积，还可使电感的Q值提高120%，由此带来约0.1 dB LNA噪声系数的改善。

1 工艺及整体设计

BiCMOS射频和毫米波LNA通常采用CE或Cascode结构。共射晶体管的小信号模型如图1所示。

图1 共射极晶体管小信号模型

Cascode结构也可以用该模型进行分析，这是因为可将共基极放大管视为共射极管的负载。该模型包含了晶体管外的输入串联电感Lb、射极退化电感Le和负载RL；在晶体管内部，Rb为基极电阻，Cbe和Rbe分别为基极-射极电容和电阻，Cbc为基极-集电极电容，gm为跨导。该结构的输入阻抗Zin可表示为[9]

(1)

从式(1)可知，调谐Le可使Zin的实部等于50 Ω，调谐Lb可消除Zin的虚部，从而实现LNA输入阻抗匹配。另外一方面，在集电极电流密度Jc为常数的情况下，HBT的最佳噪声源电阻Rs,opt与射极长度成反比关系[10]，可通过调谐晶体管的尺寸使Rs,opt=50 Ω，但在这一过程中，Zin也会发生改变，因此设计方法是首先确定HBT的最佳噪声电流密度Jc,opt(或工作电流密度Jc,bias)，然后调整晶体管尺寸，使Rs,opt接近50 Ω，最后调谐Le和Lb，使Zin=50 Ω，同时实现输入阻抗匹配和最佳噪声匹配。设计的关键在于确保Le和Lb具有高Q值，从而在调谐电感值时不改变Rs,opt的值，并减小电感损耗带来的放大器噪声性能损失[3]。

LNA使用0.13 μm SiGe BiCMOS工艺设计制造，该工艺提供6层金属，工艺截面图如图2所示，其中M6厚度达4 μm，用于信号传输线和螺旋电感布线，以降低金属损耗。

图2 0.13 μm SiGe BiCMOS工艺截面示意图

在20 GHz条件下，分别使用提取了版图寄生效应的CE结构(尺寸为0.13 μm×5 μm×3)和Cascode结构(其共射和共基极管的尺寸均为0.13 μm×5 μm×3)对该工艺HBT晶体管的最小噪声系数(Minimum Noise Figure,NFmin)与集电极电流密度Jc关系进行仿真计算，结果如图3所示。从图中可以看出，CE管在Jc≈0.25 mA/μm时具有最小NFmin，约0.9 dB；Cascode管在Jc≈0.45 mA/μm时具有最小NFmin，约1.5 dB。LNA需采用两级放大的形式实现大于20 dB的增益，根据图3分析结果，为了获得最佳的噪声性能，LNA第一级需采用CE结构。偏置点选取在比Jc,opt稍大的Jc,bias=0.45 mA/μm，以提高第一级放大器的增益，抑制第二级放大器的噪声。如图3所示，在该偏置条件下，第一级CE晶体管的NFmin仍然小于1 dB。

图3 0.13 μm SiGe BiCMOS HBT NFmin和Jc关系曲线(频率20 GHz，环境温度27 ℃)

最终电路设计如图4所示，LNA采用两级放大结构，第一级放大器采用CE结构(Q1)，第二级采用Cascode结构(Q2和Q3)。LNA输入和输出焊盘采用了接地电感形式的静电释放(Electro-Static Discharge,ESD)保护措施，1.6 V电源电压VDD加电焊盘采用ESD二极管保护。上述三个焊盘通过金丝键合到外部印制电路板(Printed Circuit Board,PCB)以供芯片测试和使用。Rc1、Lc1和Rc2、Lc2分别是第一级和第二级放大管的馈电电阻和电感，使用电阻电感并联的形式以扩展放大器的带宽，提高增益平坦度；R1、L1和C1为稳定第一级放大器的并联枝节；R2、L2和C2除稳定整体放大器外，还兼具输出匹配的作用；Cinter和Linter分别是级间匹配电容和电感；Rbias为第二级Q3晶体管的基极偏置电阻。Cin和Cout分别是输入和输出端的隔直兼匹配电容。图4中的偏置模块为一恒定跨导偏置电路[11]，其为两级放大器基极提供偏置馈电。

图4 两级低噪声放大器原理图

经优化，LNA第一级Q1的尺寸设定为5 μm×3，在Jc,bias=0.45 mA/μm条件下，其Rs,opt≈63 Ω。此时等噪声圆图显示当放大器接50 Ω源阻抗时，噪声系数为1.35 dB。进一步增大射极长度，虽能使Rs,opt更接近50 Ω，降低匹配后的放大器噪声系数，但会导致电路功耗上升及增益下降。在1.6 V偏置条件下，第一级集电极电流约为7 mA，Jc约0.46 mA/μm。第二级Q2和Q3的尺寸均为5 μm×2，同样偏置在Jc=0.45 mA/μm附件，电流4.46 mA。包含偏置电路在内，LNA总工作电流约13 mA，功耗约21 mW。LNA电路元件取值如表1所示。需要注意的是由于工作频率高，片上电感和传输线等无源元件以及片外的键合金丝都需要电磁场(Electromagnetic Field,EM)仿真以确定其真实性能，本文使用HFSS高频仿真工具完成该工作。

表1 LNA电路元件取值

2 高Q值退化电感设计

如前所述，提高电感的Q值对提高LNA噪声性能具有重要的意义。Lb和Le是两个关键电感，因为Lb是LNA输入端的无源器件，其插损值会直接叠加到LNA的整体噪声系数中；Le起负反馈的作用，如果Q值低，对功率匹配及噪声匹配都会产生较大影响。

Lb采用M6层金属导带设计，以减小金属导体电阻。为了降低电磁场耦合到硅衬底造成的损耗，在Lb导体下方采用网格地结构，网格地使用M1层金属铺设，达到屏蔽效果。Le也可以采用螺旋电感实现[10]，在K频段因为LNA需要的退化电感值较小，如图5(a)所示，使用0.5圈螺旋即可实现72 pH的电感值。螺旋线宽15 μm以降低导体电阻，其RFin端接晶体管射极，另一端接电感外围的地[10](图中未显示)。其缺点是螺旋电感占用较大的芯片面积(110 μm×120 μm)，为了放置下该电感，需要额外增大芯片面积；另外根据EM仿真，如图6(b)所示，这种结构在20 GHz的Q值仍然较低，仅7.6。针对上述螺旋电感的不足，利用TSV自身的电感效应，设计了如5(b)所示的TSV电感作为LNA退化电感Le。电感一端由TSV连接芯片背面的地平面，一端由TSV顶部的金属导带引出，占用面积仅40 μm×50 μm，约是传统螺旋电感面积的15%。如图6所示，EM仿真结果表明，在5～50 GHz范围内，其电感值变化比螺旋电感小，基本恒定在72 pH；在20 GHz，该TSV电感的Q值达16.7，相比图5(a)螺旋电感Q值提高约120%。

图5 电感结构示意图(未显示衬底介质)

(a)电感值

图7展示了Le分别使用图5(a)螺旋电感和图5(b)TSV两种电感时，LNA噪声系数仿真结果。从图中可以看出，在电感值均为72 pH的情况下，使用TSV电感作为退化电感，可使LNA整体噪声系数降低约0.1 dB(其中，20 GHz处，NF从1.99 dB降低到1.89 dB)，结果说明提高退化电感Le的Q值，对降低LNA的噪声系数具有实际意义。

图7 使用两种退化电感的LNA噪声系数仿真结果对比(环境温度27 ℃)

3 测试结果及分析

基于0.13μm SiGe BiCMOS工艺加工的LNA芯片照片如图8(a)所示，芯片面积1 mm×1 mm。芯片放置在测试用PCB中心的开窗处，芯片和PCB均烧结在金属铝腔中。芯片输入输出G-S-G焊盘通过金丝分别键合到PCB 50 Ω共面波导G-S-G对应导带上，共面波导通过K接头(KFD5)连接外部测量仪器。VDD焊盘通过金丝键合到100 pF 芯片电容，再键合到PCB金属导带，最后通过穿心电容接1.6 V直流稳压电源。小信号S参数和噪声测量的原理框图分别如图8(b)和图8(c)所示。为了准确测量LNA的噪声系数，专门制作了去嵌用的PCB，用于去嵌接头和PCB共面波导的影响。

测量时，矢量网络分析仪校准到LNA腔体输入输出接头处。在VDD=1.6 V，27 ℃条件下，LNA的小信号仿真结果和测量结果如图9所示。从图9(a)中可以看出，在10～40 GHz频率范围内，S参数的仿真结果和实测值相符，两者之间偏差较小，这些偏差是由于仿真误差、工艺偏差及测量误差造成。测量结果表明，该LNA在18～21.3 GHz频率范围内增益大于等于23.3 dB，增益波动±0.41 dB，并具有优于-10 dB的输入输出回波损耗。S11在13～28 GHz频率范围内小于-5 dB，S22在10～24.2 GHz范围内小于-10 dB。LNA在13.2 GHz具有最大增益25.6 dB，3 dB带宽频率覆盖10～28.2 GHz。

噪声系数仿真及测量结果如图9(b)所示，测量值已去嵌接头和共面波导的影响。测量时使用了恒温载台控制环境温度，并利用金属腔体屏蔽外界电磁信号以减小外部环境变化对测量的干扰。测量结果显示在18～20.2 GHz频率范围内，LNA噪声系数均小于2 dB，其中在20 GHz，噪声系数为1.94 dB时，NF仿真结果和测量结果一致。图9(b)中测量的噪声系数在一些频点上没有随频率单调变化，这种测量结果的波动反映了晶体管内部载流子热运动等随机过程及外部环境对噪声系数测量的影响。图中的虚线为测量值的拟合曲线，反映了噪声测量值的平均水平。从图中可以看出在测量频率范围内，噪声系数测量值的平均值随频率增大而变大。K因子由S参数计算获得，其仿真值和实测值如图9(c)所示，两者均大于1，说明LNA无条件稳定，并且两者随频率的变化趋势也基本相符。K因子曲线不具单调性，在24～31 GHz之间，实测K因子较为接近1，提示可以改进设计以提高LNA在该频段的稳定性。测量系统中的噪声干扰导致了S参数测量值的起伏，进而使得根据实测S参数计算出的K因子在某些频点上有跳跃性。

(a)S参数

使用信号源E8257D和频谱仪N9030A进行功率测量。校准连接电缆线损后，在20 GHz，信号源输出功率从-40 dBm开始逐步上升到-25 dBm，测得的LNA输出功率如图10所示，结果显示LNA的输入P-1 dB=-29.6 dBm。芯片工作时，测得总电流为13 mA，功耗21 mW。

图10 LNA P-1 dB测量结果(VDD为1.6 V，环境温度27 ℃)

表2总结了国内外NF在2 dB附近的K频段SiGe BiCMOS LNA的性能，可以看出，在20 GHz、噪声系数小于2 dB的LNA中，本文设计的LNA具有最低的功耗；对比噪声系数大于2 dB的LNA，本文LNA在同等功耗前提下具有更高的增益和更低的噪声系数。

表2 SiGe BiCMOS LNA性能对比

4 结 论

本文提出一种K频段高增益低功耗LNA的设计方法。通过使用CE-Cascode级联的两级低噪声放大器结构，优化CE输入级晶体管尺寸，使LNA同时具备低噪声系数、高增益和低功耗性能；利用SiGe BiCMOS工艺的硅通孔设计高Q值退化电感，相比使用传统螺旋电感，降低了LNA噪声系数。包括偏置电路在内的LNA总功耗等于21 mW，表明该LNA适合于对电路功耗有一定限制要求的卫星通信等K频段接收机应用。