重掺衬底/轻掺硅外延层制备工艺研究

2021-03-09李明达

天津科技 2021年2期

刘云，李明达

(中电晶华(天津)半导体材料有限公司天津300220)

0 引言

轻掺硅外延层/重掺衬底的材料结构作为现代电力电子器件、光电探测器件等的功能材料，利用外延层的生长方式不仅有效改善原始硅单晶衬底的晶体质量，显著提升电参数的一致性，而且可以提供电阻率的快速跃变，是有源器件的核心工作区[1]。在一定特定领域，重掺态的硅单晶衬底至轻掺态的硅外延层呈现的过渡层结构，在该反应态中电阻率的稳态数值比衬底电阻率高至少两个数量级[2]。通常工艺制备的外延层的参数特点是外延层厚度的数值比电阻率数值高至少一个数量级，由于外延层的沉积时间相对较长，此时外延层拥有足够的时间使电阻率从重掺态上升到轻掺态，工艺实现相对容易[3]。但在特殊的应用领域，迫切需要研发出一种特殊外延层，其电阻率近乎厚度的数值，呈现一种薄层高阻的硅外延层结构，由于外延生长厚度薄，所导致的显著工艺特点是反应时间被严重缩短，如果采用先期常规的外延工艺获得外延层结构，在过渡层呈现的特点是电阻率难以在十分有限的反应时间内上升到目标预设值。其工艺难度体现在外延生长过程始终受到外延系统、衬底等背景因素自掺杂的严重影响，过渡层结构占比较大，外延层电阻率难以实现分布平坦化，最终呈现出的状态是薄层高阻外延工艺的稳定性较差，导致国内技术指标落后于国外水平，迟迟无法达到特征应用器件的设计要求[4]。

基于外延生长各相关影响因素的理论分析和实际工艺经验，解决薄层高阻外延的生长工艺参数的均匀性及稳定性等多项难题，重要工艺决定因素是生长过程中对各类自掺杂等扰动因素的有效抑制，核心是需要在短的外延反应时间迅速提升电阻率的爬升程度，从而解决关键难点，保证外延层厚度的占比幅度。本文通过重点研究外延结晶温度、硅外延反应原子结合快慢程度等关键条件对外延层自掺杂扰动的作用机制，并自主设计极限低温生长、遮蔽层预覆盖、工艺气体长期高温烘焙等工艺手段，实现了薄层高阻外延层的生长均匀性，其过渡层结构、结晶质量等综合指标也都满足要求。

1 实验

1.1 实验设备

本文实验过程采用由同心环状的感应加热线圈、圆盘石墨基座、镀金的石英反应腔、造负压的尾气系统等组成的常压式多片平板式的外延反应系统，其石墨基座的表面均匀排布有8 个生长片坑，每个片坑内可放置一片硅单晶抛光片作为本次实验的生长基底，在外延层沉积过程中，本实验设定外延生长基座以4～6 r/min 的速率沿顺时针转动，可使各反应片的生长流场条件更趋均匀。外延炉腔体顶部位置安装有一个红外测温式探头，可以监控反应基片的温度，代表外延工艺过程中的温度。

1.2 生长原材料

实验所用硅单晶抛光片的规格为＜100＞晶向，它的直径为150 mm，N 型/As，厚度为625±15µm，电阻率为0.01～0.02 Ω·cm。同时衬底的背面包覆有一层厚度4 500 Å 的材质为SiO2的致密背封层。本文的重掺衬底/轻掺硅外延层，其目标厚度为12%±2%µm，电阻率为28%±2%Ω·cm 的范围，可以看出此时外延层电阻率的数值已经超过厚度数值的两倍。这样一种薄层高阻的外延结构，同时要求其片内距边缘6 mm 范围内的厚度不均匀性低于1%，电阻率不均匀性低于2%，提升了制备难度。外延层表面生长质量包括层位错、滑移线、雾等常见晶体缺陷的评价等级需要满足应用要求。

薄层高阻硅外延层因自身参数特征、均匀性和生长质量的要求控制较常规外延层的工艺控制过程更为困难，而且反应过程中对各类杂质的扰动作用也将更易于发生，对反应过程中各类气源的纯度要求也更高。在本实验中课题组选择三氯氢硅(SiHCl3)作为生长反应源，纯度要求是不低于4 N。同时课题组引入具备还原性的超纯主氢作为工艺反应气体，提出的纯度要求是高于6 N(常规工艺是5 N)，这样从反应源头屏蔽各类潜在杂质对高阻外延生长过程的扰动因素，为此设计出外延反应路线是工艺载气主氢携带生长原料(SiHCl3)和特定规格的掺杂源(磷烷)从生长腔体的一端引入，在高达1 000 ℃的高温化学反应中，SiHCl3通过主氢展开一系列中间反应过程最终还原为Si 原子，采用层岛结合的方式逐步进行外延层生长。

1.3 外延材料性能表征

硅外延层的表面检验方式为使用卤素射灯，通过目检的方式，逐片检验硅外延层的表面质量。表面质量达到光亮无明显缺陷的要求后，课题组才能够对其表面参数进行表征，包括进行外延层的厚度、外延层的电阻率和衬底与外延层之间形成的过渡层结构。外延层电阻率：通过自动型的汞探针设备，依靠电容-电压的测试原理来进行表征。外延层过渡层结构：采用扩展电阻测试系统来检测和表征形貌。外延层的厚度：由傅里叶变换的红外光谱的测试仪，通过红外反射法，无损表征外延层厚度。

本课题组采用标准5 点测试法，即分别取中心点和两条垂直直径距边缘6 mm 的位置，采用标准偏差方法来表征参数均匀性水平。

2 结果与分析

2.1 外延表面质量控制

通常认为硅外延层的生长、结晶质量与外延工艺过程的温度及其分布梯度、反应中硅原子结合速率、生长中工艺气体的纯度等级、原始衬底的表面质量等因素均呈现出密切相关的关联度。实现外延层的表面质量良好，是后续评价外延层厚度、电阻率等关键性能参数的先决条件。实验中也发现，外延层的工艺生长设定温度将决定外延层材料的结晶质量完整性。本文实验初始的工艺温度设计范围是1 000～1 100 ℃。通过工艺验证的实验结果表明，当生长温度设定为低于1 040 ℃的反应状态时，外延材料的表面就会呈现出表面粗糙度大，总体显现出雾面感的一种弥漫性晶体缺陷状态，如图1(a)所示。课题组经分析，将其归因于工艺过程中一旦生长温度过低时，硅外延整体反应过程中所发生的一系列中间反应过程就会存在气源结合不平衡、不充分性，随膜层积累，最终导致宏观状态下的表面结晶不完整性，在目检过程中强光灯下呈漫反射效应。

图1 外延结晶质量与反应温度的关系Fig.1 Relationship between epitaxial crystal quality and reaction temperature

课题组通过设定一系列反应实验条件，发现当升高反应工艺温度，达到1 040 ℃以上的实验指标时则不再容易观察出雾面感的缺陷，如图1(b)所示，可以具备厚度和电阻率表征的条件。

2.2 外延厚度均匀性控制研究

本实验所用的外延反应系统，在反应腔体的左侧设有三路主氢等气体的输运通道，即中心区域、左右两侧设置气体通道。在硅外延反应中主氢有两种角色：充当还原性的反应气体、原料运输载气。由于其通入量远大于三氯氢硅和掺杂气体，外延层厚度均匀性在很大程度上与主氢的分布状态呈极大关联，其典型的外延流场的模型结构如图2 所示。通过优化进气的主氢流量，在工艺过程中主要是进气阀门的开闭合程度，可以改变主氢进气阶段在反应腔体中的集中程度，从而实现对外延流场状态的控制。主氢流量与外延层的厚度不均匀性经本文实验验证的反应作用关系如表1 所示。随着中路进气流量的变化，外延层厚度不均匀性呈现出明显变化的趋势。当腔体中心区域的进气＝主氢流量增长至110 Slm(标准状况下，L/min)这一程度时，中心和两侧的进气流量得到了最好的流场平衡，此时所得的外延层的厚度不均匀性已经可以达到小于1.0%，表明外延系统内已经成功实现了匀流反应结构。

图2 硅外延系统流场分布结构示意图Fig.2 Schematic diagram of flow field distribution structure of silicon epitaxial system

表1 气流分布特征与外延层厚度均匀性的关系Tab.1 Relationship between air distribution characteristics and uniformity of epitaxial layer thickness

2.3 外延电阻率均匀性控制研究

对于薄层高阻的外延层，已经介绍了其与衬底的电阻率的差值是3个数量级，与外延层厚度相比是2 倍的关系。参数叠加的过程导致反应时间很短的情况下，反应过程易受各类自掺杂的扰动影响，此时相较常规外延层的参数规格对自掺杂、均匀性的控制难度显著增加，其中工艺条件中的反应温度直接与吸附于石墨基座、石英腔体系统以及重掺衬底内所含杂质的挥发状态相关。实验中工艺温度设定为＞1 040 ℃，实验所得的外延层电阻率及均匀性结果如图3 所示。表明工艺温度升高导致的外延层的电阻率数值呈现出向上增长的趋势，同时外延层的均匀性表现出变大的趋势，这可归因于高温下的主动掺杂入外延层的效率已经出现下降的趋势，所对应的硅外延层中心区域的阻值因而呈现出升高的趋势，但同时边缘位置受高温下杂质的自挥发效应，出现进一步增长的趋势。这是由于高温下系统、基座、衬底等来源的挥发杂质在反应前期上升至滞留层后，一直封闭于反应气氛中而无法被轻易带出腔体外，造成随后在开始外延层生长后，硅生成原子与掺杂剂原子、自掺杂剂原子同时掺入，起到了额外掺杂的效果，造成外延层的中心区域与边缘位置的电阻率分布展现出不均匀的特点，从而呈现出均匀性明显变差的效果。因此，在工艺温度与外延层表面质量实验结果的作用下，本实验取反应温度的下限。具体到基于本次实验结果，最终选用1 040 ℃这一生长温度，可兼顾表面质量和减弱边缘区域自掺杂效应的实验设计目标。

图3 生长温度与薄层高阻外延电阻率及均匀性的作用关系Fig.3 Relationship between growth temperature and resistivity and uniformity of thin-layer highresistance epitaxy

石墨基座作为本次硅衬底片的生长载体，反应过程中可能作为最大的背景杂质来源，若释放杂质将成为非可控掺杂源，而且难以去除，将直接影响外延层边缘位置的电阻率，最终造成整体均匀性的恶化。基于薄层高阻外延的目标参数特性，本实验在硅外延反应开始前，预先通入无掺杂SiHCl3，这样给基座表面覆盖多晶硅封闭层，其作用是对石墨基座表面的杂质实施了掩蔽作用。但是实验中也发现一旦通入量过大或者反应时间过长，会导致多晶硅膜层过度厚，这样对于实验所使用的衬底原SiO2层背封结构就会在反应过程中吸附过多的多晶硅颗粒，从而导致背封层背面硅渣吸附的总平整度变差这一结果，极容易导致形成的晶圆片报废以及边缘开裂。

实验中不同的基座通入的无掺杂SiHCl3的通入量和反应时间，折算成多晶硅层的生长厚度，如图4所示，为工艺验证对外延电阻率及其均匀性的影响效果。无包硅条件，外延层的边缘环境的生长过程中受自掺杂的影响，片内边缘电阻率呈现出急剧偏低这一现象，造成电阻率整体的不均匀性高于5%的反应结果。当包硅厚度为1µm 时，在掩蔽基座杂质的同时，基座表面附着的多晶硅层也通过质量转移效应对衬底边缘的裸露硅层封闭，使外延层边缘的杂质掺入效果与中心区域的差值减小，最终获得＜2.5%外延层电阻率的不均匀性；当无掺杂SiHCl3的通入量和反应时间折算成多晶硅层的生长厚度达到2µm 时，多层硅层对边缘的裸露硅层杂质封闭作用进一步加强，电阻率不均匀性目前可以达到＜2.2%这一水平，且目检判断边缘形貌仍旧呈现出较为平滑的状态，如图5 所示；但无掺杂SiHCl3的通入量和反应时间所折算成的多晶硅包覆层的厚度进一步增加时，对边缘位置的电阻率改善作用已经不再明显。此时再目检时会发现衬底背面和边缘吸附多晶硅颗粒越来越多，不仅衬底背面的背封层平整度呈现出显著变差的趋势，而且更为关键的是硅片倒角边缘位置的形貌逐渐变得粗糙，这些多晶硅颗粒的吸附在后续器件工艺过程中极易自行脱落，严重影响后续使用。

图4 不同基座预包硅厚度对应的外延层电阻率均匀性Fig.4 Resistivity uniformity of epitaxial layer corresponding to different silicon pre-coated thicknesses

图5 基座包硅厚度不同导致的硅外延边缘形貌差异Fig.5 Differences in morphology of silicon epitaxial edge caused by different thicknesses of silicon-coated susceptor

前述实验中，基于低温生长、基座包硅等工艺设计可以在一定程度上改善自掺杂，从而改善外延层电阻率的均匀性，但面对薄层高阻外延层电阻率数值高于厚度两倍的独特参数特性，以上电阻率均匀性的改善效果仍与＜2%的目标存在一定技术差距，尤其是主参考面方向的电阻率呈现出始终严重偏低的状态，成为制约外延层材料功能化的关键原因。本文基于外延材料的电阻率爬升特点设计了外延本征层的预覆盖法，即在生长目标参数的掺杂外延层之前制备一层不掺杂层，给重掺衬底表面覆盖一层致密的阻挡层，有效抑制衬底片正面挥发出来的杂质外逸，防止杂质进入反应气氛的滞留层中，从而保护所需外延层电阻率的均匀性。

由于外延层厚度和电阻率的协同性要求，外延本征层的具体生长厚度需结合电阻率均匀性的改善效果以及扩展电阻测试结果来综合确定，既要达到掩蔽衬底杂质的作用，又要防止本征层的生长时间过长，导致电阻率提升幅度高于目标掺杂外延层时出现“高阻夹层”的情况。实验对比分析了0.5～2.0µm外延本征层的生长厚度对电阻率均匀性和过渡层结构的影响，实验结果分别如表2 和图6 所示。可发现当本征层生长厚度达到1µm 时进行掺杂目标外延层的生长，由于前期有效抑制衬底表面杂质的气相扩散，已经可以减弱自掺杂效应的影响，边缘电阻率得到显著提升，总体电阻率不均匀性可以控制在低于2%的水平，并且经过渡层结构检测外延层电阻率未出现“高阻夹层”。反之，当本征层继续增加厚度，电阻率均匀性虽然可以继续小幅改善，但因电阻率提升幅度过高极为容易形成“高阻夹层”，将对后续应用的器件性能构成不良影响，因而综合考虑后选择外延本征层的预覆盖厚度设定为1µm 的工艺条件。