基于FPGA的DDS相位抖动分析与消除设计

胡思雨 关 炀

(中国电子科技集团公司第二十研究所 西安 710068)

0 引言

直接数字频率合成器直接数字频率合成技术DDS(Direct Digital Frequency Synthesis)产生于20世纪70年代初期，是从相位的角度出发直接合成各种所需频率波形的一种频率合成技术[1]。与第一代直接模拟频率合成器和第二代间接频率合成器相比，其具有较宽的输出带宽、较高的输出频率分辨率、较短的频率转换时间、较低的输出相位噪声、相位连续性、调制输出、集成化、体积小和功耗低等特点[2]。本文在项目的基础上，更改原先的设计，去掉了单片机，用FPGA进行总线的读写以及DDS的配置，并选用国产DDS芯片，来提高国产化率并优化原设计[3]。并且针对整机调试时出现的时间失配问题，进行分析，通过FPGA解决DDS信号ioupdata不稳定，导致雷达回波显示错误的问题。

1 DDS基本原理

1.1 DDS基本原理

直接数字频率合成器(Direct Digital Synthesizer，DDS)从相位出发，通过相位到幅度转换，不同的相位对应于不同的电压幅度，通过数模转换和低通滤波后，输出所需的频率。DDS典型工作原理框图如图1所示[4]。主要由相位累加器(PA)、相幅转换器(ROM)、数模转换器(Digital to Analog Converter，DAC)及低通滤波器(Low Pass Filter，LPF)[5]四部分组成。

图1中，fout为时钟频率，频率控制字K的位宽为L，在以fC为时钟频率的每个时钟周期内，频率控制字通过相位累加器(PA)进行先行累加，当累加器溢出时，一个周期完成。PA输出的相位码通过相幅转换器(ROM)转换成相对应的幅度码输出给D/A转换器，得到相应的阶梯波，最后经过低通滤波器平滑处理后，输出所需的正(余)弦连续波形信号。

1.2 DDS出现问题

基于某项目原装置的功能为频率控制。在整机调试过程中，在终端显示界面上，时常会出现“黑竖道”。针对出现的问题，进行了深入细致的分析，对问题进行定位。该故障现象是由于DDS所需的ioupdata更新信号时间失配，导致DDS产生的信号相位抖动，在某个工作周期里，脉冲信号存在“同相位差”时，经过脉冲压缩后的信号会出现“反相”，再进行4个搜索脉冲串内的全相参积累，积累值就会减小，通过I、Q求模，此时的信号幅度就会降低，信号积累模值“相减”或“抵消”，在终端显示信号电平数值就“很小”或为“0”。终端回波数据显示，是根据信号回波强弱变化，在界面的颜色深浅显现。当一个波束周期中，回波信号积累模值“很小”或为“0”时，在终端回波信号显示中就可以观察到，该波束位置显示为“黑竖道”。如图2所示。

图2 “黑竖道”终端显示

1.3 延时不确定导致DDS输出抖动机理分析

此系统收到的定时信号传输路径如图3所示。

图3 系统收到的定时信号传输路径框图

系统定时信号传输路径如图3所示，信号从中频到该装置路径有2条，一条延迟为1～1.5 ns，为单端射频电缆传输的时钟信号，另一条总延迟为24～48 ns，采用485差分格式，传输时钟信号和TS定时信号，因此两条路径产生的延迟差为48-24-1.5-1=22.5 ns，不算线缆延迟，此值是一个近似值，但是可以看出，该装置的时钟和定时信号TS之间的延迟差随环境变化是非常大的，这会使采样信号在某一个不定的环境下出现建立时间不满足的问题。正常情况下的输出调制信号和时间失配时输出调制信号如图4、图5所示。

图4 正常情况输出调制信号

图5 时间失配时输出调制信号

通过分析，发现该电路时序控制存在时间不稳定的问题，由于延时不确定，导致DDS输出抖动。

该系统中频产生两路时钟信号，一路输入到该装置中，做为系统发射线性调频信号的时钟基准；另一路输入到定时器，作为系统定时基准信号。该装置的同步控制信号TS(发射信号)来自于定时器，如图3所示。

线性时钟基准信号输入到装置，一路被转换成TTL信号，作为该装置TTL信号的基准信号。另一路，经过差分处理，进入DDS，成为DDS的时钟基准信号。TS发射信号直接进入该装置的单片机，产生DDS所需的ioupdate更新信号，输入给DDS。ioupdata更新信号，是DDS产生调制信号的触发信号。原设计中的DDS需要参考时钟来产生调制信号。

TS(发射信号)通过定时电路长线传输，送进该装置，产生ioupdata更新信号，对DDS进行控制；同时，该装置中的时钟基准，又是中频送来线性时钟信号，它们在该装置内，存在时间失配(或差拍)，见图6所示。在整机时序控制中，发射信号TS由4个搜索脉冲串组成，在每个TS到来后，都会产生一个ioupdata信号，若TS信号有时间抖动，必然会造成每个ioupdata信号时间抖动。DDS的时钟基准的工作起始点就会随着ioupdata信号的抖动而抖动，带来DDS输出脉冲调制信号的起始点抖动，表现为相位不稳定。

图6 TS与updata信号在时间T1、T2抖动示意图

2 装置设计

原装置在单片机的控制下，识别中心机的控制代码，利用DDS技术，产生相应的脉冲非调制信号和脉冲调试信号，同时产生对频率合成器的频率控制信号进行频率控制。此次在项目的基础上，在结构不变和满足以上功能的前提下对原装置的硬件进行更改。

优化后的装置用100 MHz晶振作为 FPGA系统时钟，完成总线读写、频合控制、DDS配置时序、锁相环配置时序等工作，以导前同步信号做为DDS写控制字的指令开启信号，发射同步信号为ioupdata信号控制DDS开启和关闭。锁相环产生DDS所需的系统时钟信号，保证与系统时钟相参并成整数倍以满足相参积累条件。优化后的装置原理框图如图7所示。

图7 优化系统原理框图

经过优化的装置，其硬件组成由以下主要器件。以Xilinx公司的Kintex-7系列芯片为主控，用时钟分配器、DDS、放大滤波器、485驱动来实现。此装置使用FPGA对总线接口进行读写，DDS也可以使用FPGA来配置。首先用AD9515时钟分配器作为FPGA系统时钟，完成总线读写、频合控制、DDS配置时序的工作；通过国产芯片GM4941进行DDS，此国产芯片具有4路独立通道的直接数字频率合成器，每个通道均可提供独立的相位、频率、幅度控制，32位相位、调谐精度，48位频率调谐精度、14位幅度调谐精度，且内部集成4个12位精度的DAC，能够保证很好的动态性能，具备FSK/PSK/RAMP/OSK等调制功能，再经过放大和滤波产生所需要的中频信号。GM4941的功能框图如图8所示。

图8 GM4941功能框图

3 装置软件设计

通过在改装之后总设计建立时间检测器，来检测建立时间满足的情况，并对建立时间进行实施检测，若建立时间不满足则调整输入延迟，使建立时间得到满足。如图9所示。

根据所选的485总线驱动芯片的的上升沿(Transition Time)确定发射同步信号TS延迟变化间隔Δ，Δ=tt×2/4。通过FPGA内部的idelay实现可调延迟，通过内部逻辑编程实现D触发器[6]、4选1逻辑开关及开关控制状态机[7]。根据发射同步信号TS延迟变化间隔形成4个不同的延迟量(D3～D0)，当采样时钟与发射同步信号TS建立时间不满足时，D3输出值为0或者1的随机数，若建立时间满足时，D3～D0必定都为0或者都为1，因此，只要判断D3为1时则使用D2对应的延迟量对信号进行延迟，便可以最好的满足时序。同理，若已经选用D2为延时量后，外部环境又有所改变以至于延迟情况继续恶化，导致D2也为1时，则采用D1对应的延时量，依次类推，可以无限次改变延时，以对应输入延时的漂移，这样便可以满足任何漂移恶化带来的建立时间不满足问题。实现电路如图10所示。

图9 建立时间D0～D3时序框图

图10 消除DDS相位抖动逻辑实现电路

将延迟采样结果D3～D0输入给状态机进行判断，状态机可以根据目前的状态作为判定依据，对4选1开关进行切换，然后将改动后的发射同步信号TS_OUT通过485总线送给DDS，消除相位抖动。正常回波终端显示如图11所示。

图11 正常回波终端显示

4 结束语

本设计针对系统终端显示界面出现的“黑竖道”故障现象，进行分析，是由于DDS所需的ioupdata信号不稳定导致系统时间失配。针对系统时间失配问题，提出了一种优化的设计方法，利用FPGA内部的idelay实现可调延迟，选取不同的延迟进行优化。优化后，DDS所需的ioupdata信号稳定，解决系统时间失配问题，使得DDS采样时钟和定时信号的时间基准保持高的一致性，在系统终端回波显示正常，无“黑竖道”出现。该设计方法达到了较为理想的性能指标。此装置在技术上具有可行性。很容易在其他设计中应用，有较高的使用价值。