一种基于ADF4360-9和FPGA的合成时钟源设计

陈杨梦， 张伟昆,2

(1.桂林电子科技大学 电子工程与自动化学院，广西 桂林 541004；2.中国人民解放军91872部队)

在电子系统相关领域，时钟系统至关重要，是电子系统的脉搏，诸如电路系统、雷达系统、通讯系统等电子信息系统对时钟有严格的低相位噪声要求[1]，但直接制造低相位噪声的晶振难以实现。针对这一问题，设计了一种合成时钟源，即利用FPGA技术，结合外围硬件电路，控制时钟芯片的输出[2]，产生稳定的时钟源。在该时钟源合成技术中，锁相环是基础，它是一种典型的反馈控制电路，可以抑制噪声和大大降低杂散干扰，而电荷泵锁相环是它的一种结构，易于集成和追踪，且捕获范围广。该合成时钟源制作相对简单，稳定度高，电路功耗低，成本和性能均远优于直接制造晶振。

1 ADF4360-9时钟芯片及工作原理介绍

1.1 芯片内部结构

ADF4360-9时钟芯片集成了压控振荡器和整数N分频器，VCO的输出频率范围为65～400 MHz，其中DIVOUT引脚输出VCO被分频后的COMS时钟，分频系数范围为2～31，VCO分频后的频率还可以再分频，MCU经由简单3线SPI接口控制全部片上寄存器。该时钟芯片内部包括24位的R寄存器、N寄存器、控制寄存器、鉴频鉴相器、压控振荡器和电荷泵，其内部功能框图如图1所示。

图1 ADF4360-9内部功能框图

1.2 工作原理

将ADF4360-9的参考输入引脚接入源晶振，以提供外部输入时钟[3]，并在CP引脚和VTUNE引脚之间设计一个环路滤波器。外部输入时钟被14位R计数器分频，以获取进入相位频率检测器的参考时钟FPFD，由18位N分频器得到的反馈频率也进入相位频率检测，频鉴相器对比2个信号的相位与频率差，并在电荷泵启用时产生控制信号到电荷泵的输入端，CP引脚产生Icp到环路滤波器电路的输入端，环路滤波器产生控制电压驱动内部VCO，使得参考时钟FPFD与从N分频器出来的信号同频同相,VCO频率输出为FPFD的N整数倍。该过程如图2所示[3-5]。

图2 时钟芯片的工作原理图

2 系统的设计与实现

本时钟源的设计包括硬件和软件2个部分，硬件部分由FPGA和ADF4360-9及外围电路构成，软件部分用Verilog硬件描述语言编程，通过FPGA将配置好的寄存器数据写入ADF4360-9时钟芯片，并编写testbench程序进行仿真，验证程序是否正确。系统框图如图3所示[6]，电源电路如图4所示，ADF4360-9时钟芯片电路图如图5所示。

图3 系统框图

图4中电源电路的作用是给ADF4360-9芯片供电，电源电路是以精密的低压差电压稳压器ADP3300-3为中心，通过搭建外围电路来实现。因ADF4360-9具有数字电源(DVDD)、模拟电源(AVDD)和VVCO电源接口，所以分2路电源对其进行供电，一路对DVDD和AVDD进行供电，一路对VVCO进行供电。此外，ADF4360-9芯片还有数字地和模拟地。为了减少数字部分对模拟部分的干扰，DVDD与AVDD之间用0 Ω的电阻连接，0 Ω电阻相当于及其窄小的电流通道，一定程度上可以抑制环路电流，减弱噪声。

3 参数的确定

本时钟源需要确定的参数包括外部电感、环路滤波器参数、ADF4360-9芯片的3个片上锁存器数据。

图4 电源电路

图5 ADF4360-9芯片电路图

3.1 外部电感值的确定

ADF4360-9芯片的VCO频率由外部电感值确定，且VCO频率与电感的关系为：

(1)

其中：fo为VCO频率；Lext为外部电感。因本系统需要150 MHz的CMOS频率，故利用DIVOUT引脚输出VCO的2分频频率，即VCO频率为300 MHz，经计算得到电感为27.7 nH。此外，需特别注意的是，所用的电感必须是高Q值的线绕式电感，才能起振。系统中采用的是Coilcraft 0805CS系列的RF电感，PCB布线时，2个电感要左竖右横垂直放置，避免互感。此外，电感到时钟芯片和到接地面的走线在允许的范围内要尽可能地短。

3.2 环路滤波器设计

本系统设计的是三阶无源环路滤波器[7]，且鉴相频率FPFD设置为1 MHz，环路滤波器带宽一般设置为FPFD的1/10～1/20，本系统设置为FPFD的1/20，即50 kHz，相位裕量设置为45°，根据ADI官方网站的ADIsimPLL软件仿真得到环路滤波器的参数，分别为C1=151 pF，C2=2.06 nF，R1=5.42 kΩ，R2=11.1 kΩ，C3=69 pF，考虑实际电阻电容标称值，通过不断地修改、焊接、测试，最终确定的环路滤波器参数为C1=150 pF，C2=2.2 nF，R1=5.6 kΩ，R2=12 kΩ，C3=56 pF。环路滤波器电路如图6所示。

图6 环路滤波器电路

3.3 寄存器数据的确定

需要写入ADF4360-9芯片中的数据依次是计数锁存器R的值、控制锁存器的值、计数锁存器N的值。在锁存器R中，第2～15位用来设置计数器分频比，分频范围为1(00…001)～16383(111…111)，参考图2，由于本系统设置的FPFD为1 MHz，外部输入时钟为FREFIN=20 MHz，则分频比为FREFIN/FPFD=20。VCO频率的另一计算方法为：

FVCO=BFREFIN/R。

(2)

其中：FVCO为VCO频率；B为N计数锁存器中13位计数器的分频比为3～8191；FREFIN为输入的外部频率20 MHz，由式(2)计算得出B的值为300。根据ADF4360-9芯片手册中给出的3种锁存器的结构，确定每位的数据，3个锁存器的最低2位决定是否被编程，如10表示R计数器被编程，00表示控制锁存器被编程，01表示N计数器被编程。在控制锁存器中，第5～7位对DIVOUT输出模式进行控制，可以设置DVDD输出、GND输出、R分频输出、N分频输出和A分频输出等，可用来测试电路以及程序是否正确，第12～13位用来设置输出功率，本系统设置的输出功率为0 dB。在N计数锁存器中，第2～6位用来设置VCO的分频频率，本系统是在DIVOUT输出VCO的2分频，第8～20位对B计数器编程，分频范围为3(00…0011)～8091(11…111)，由于计算得到的B值为300，设置分频比为300。最后得到的寄存器数据如表1所示。

表1 寄存器数据

4 软件控制

该时钟源使用FPGA作为控制器，并用Verilog HDL语言编程。将ADF4360-9芯片的CLK、DATA、LE引脚分别与FPGA的3个I/O接口连接。其中：CLK为时钟引脚；DATA为数据引脚；LE为使能引脚。表2为时序参数，图7为配置时序图。从图7可看出，在每个时钟的上升沿，数据从最高位到最低位写入24位移位寄存器，当24位数据被写完时，LE拉高，此时将不能再继续发送数据，同时将存储在24位移位寄存器中的数据锁存到相应的寄存器中。上电后，ADF4360-9的编程顺序为：先发送R计数锁存器的值，再发送控制锁存器的值，最后发送N计数锁存器的值。在控制锁存器和N计数锁存器之间必须添加时间间隔，这个时间隔要大于等于15 ms,这期间ADF4360-9在上电初始化中进行短暂的动作设置，使该芯片能够准确地锁定到设定的VCO频率上。

表2 参数说明

图7 配置时序图

程序设计了A、B两个状态机，状态机A用来发送寄存器数据，每发完一个数据后，会向状态机B发送enable_i=1指令，状态机B接收到指令后，从高位到低位依次发送24 bit数据，数据全部发送完后，向状态机A发送busy_o=0指令，状态机A接收到指令后，发送下一个数据。程序流程图如图8所示。

图8 程序流程图

编写testbench文件，利用ModelSim软件对时序进行仿真，以验证程序及时序的正确性。由于发送的第2个数据与第3个数据之间有大于15 ms的延时，本设计延时30 ms。由于延时时间较长，在ModelSim软件同一界面中不能同时观察到3个数据。图9为延时30 ms之前的数据，图10为延时30 ms之后的数据。从图10可看出，发送完第2个数据后，延时到30 008 000 ns时开始发送第3个数据，且从图9、图10可看出，时序参数满足要求。

图9 延时30 ms前的数据

图10 延时30 ms后的数据

5 结果分析

5.1 DIVOUT引脚测试

对ADF4360-9的DIVOUT引脚编程，验证电路是否正确及数据是否写入芯片内部。将DIVOUT的引脚设置为R分频输出。由于本系统设定的鉴相频率FPFD为1 MHz，通过配置寄存器，设置DIVOUT为R分频输出，则输出波形为梳状脉冲，且频率为1 MHz。测得R分频输出波形如图11所示。

图11 R分频输出波形

5.2 相噪测量

用ADI公司的仿真软件ADIsimPLL对ADF4360-9锁相环芯片进行VCO频率为300 MHz，DIVOUT输出为150 MHz的仿真，得到系统的相位噪声如表3所示。从表3可看出,总相位噪声在偏离中心频率10 kHz时为-84.7 dBc/Hz，在偏离中心频率100 kHz时为-92.2 dBc/Hz。

表3 相位噪声表 dBc/Hz

由于实验室的频谱分析仪无法直接测出相噪，只能测出噪声电平，需要通过换算才能得出相噪，图12为偏离中心频率10 kHz时的噪声电平，图13为偏离中心频率100 kHz时的噪声电平。经换算后，偏离中心频率10 kHz时的系统相噪为-85.20 dBc/Hz，偏离中心频率100 kHz时的系统相噪为-86.62 dBc/Hz[8]。

图12 偏离中心频率10 kHz时噪声电平

图13 偏离中心频率100 kHz时噪声电平

将仿真数据与测试结果进行比较可知，相位噪声基本一致，表明该时钟器性能稳定。

6 结束语

应用ADF4360-9芯片和FPGA设计了一种时钟源。本时钟源能输出最高频率为150 MHz的高频时钟，且低噪声、低抖动、低成本，易于维护，控制器通过改变控制字能够得到需要的时钟，移植性强。本时钟可通过接口与模数/数模转换器结合构成测试测量仪器设备，还可为有线电视设备、无线局域网等提供低抖动、低噪声的高频时钟，在电子信息领域的各行各业具有较强的应用价值。