基于DSP+FPGA的高速采样系统设计

2018-09-11缪思恩

传感器与微系统 2018年9期

孙畅，缪思恩

(浙江大学能源工程学院，浙江杭州 310027)

0 引言

储能是实现能源高效利用的重要方式，其中飞轮储能以其储能密度高、效率高、寿命长、无污染的优点[1]，引起了广泛关注。磁悬浮轴承控制器是飞轮储能的核心技术,具有无机械接触和特性可控制优点[2]。高速采样系统是磁悬浮轴承控制器的关键组成部分,其采样频率和响应速度是衡量磁悬浮轴承性能的重要参数。本文主要研究用于飞轮储能磁悬浮轴承控制器的多通道高速采样系统。

1 整体模块设计

设计由AD采样模块、运算控制模块、通用串行总线(universal serial bus,USB)通信模块和相关外围设备组成。位移传感器采样飞轮转子位移信号后，经过信号调制电路送入AD采样模块进行模/数转换，转换后的数字信号发送至运算控制模块进行数据处理，得到的控制信号经过功率放大器后，驱动执行机构使飞轮转子保持稳定。同时，采样信息、控制信号可以通过USB通信模块，与上位机完成数据交换。系统的整体模块结构如图1所示。

图1 系统整体模块结构

2 系统性能要求

1)根据飞轮转子的结构和性能特点[3～5]设置采样模块性能要求为： 5个采样通道，0.1%采样精度。采样速度设计，假定飞轮转速为105r/min，每转采样128点，则相邻两个采样点之间的时间间隔应小于4.69 μs。

2)运算控制模块性能要求

响应时间，依据上文假设，飞轮转子每转1圈，运算控制模块输出1次控制信号。飞轮转子每圈耗时0.6 ms，即从采样开始到输出控制信号，系统的响应时间须小于0.6 ms。要求控制芯片要有尽可能高的主频信号和尽可能快的指令周期。

另外，考虑到目前的控制算法[6]均需要进行大量的浮点计算，因此，在选择运算控制芯片时须考虑浮点计算能力。

3 各模块器件选型

由上述分析，设计中，AD采样模块选用TI公司生产的高速AD采样芯片THS1207[7]。每片THS1207包含4个采样通道，因此，本文选用2片THS1207协同控制，同步采样。

运算控制模块选取时，考虑到基于数字信号处理器(digital signal processor,DSP)和现场可编程门阵列(field programmable gate array,FPGA)的特点[8～10],为了保证采样和控制运算的实时性，本文提出了一种DSP和FPGA主从设计的多通道高速采样系统。FPGA作为DSP的协处理器，实现对AD芯片的控制和采集数据的缓存，DSP通过扩展的直接存储器访问(extended direet memory access,EDMA)读取FPGA缓存的采样数据,实现对采样数据的运算处理。

选用32位高速浮点型DSP芯片TMS320C6713,拥有强大的浮点计算能力。

FPGA芯片选用EP3C25Q240，其拥有24 624门逻辑单元，66门18×18乘法器，4个锁相环单元以及最多达215个可供用户使用的I/O引脚，完全满足本设计的需要。

4 系统硬件设计

系统硬件原理如图2。

图2 系统硬件原理

4.1 AD采样模块

THS1207由4个同步采样模拟输入通道构成，4个输入通道可以单独选择，并配置为单端或差分输入模式。其内部提供1.5～3.5 V的参考电压，也可以选用外部参考电压，来满足应用对于精度和温度漂移的要求。图2中，D0～D11为数据总线I/O端口；nAD_RE和nAD_WE分别为读写控制信号；CONV_CLK为外部提供给THS1207的A/D转换时钟信号；SYNC为THS1207输出的同步信号。

4.2 运算控制模块

4.2.1 DSP模块

TMS320C6713拥有32位外部存储器接口(external memory interface，EMIF)，可无缝连接各种存储器或外部寻址空间。本设计中，TMS320C6713的外部存储空间nCE1对应外扩Flash，nCE2对应FPGA，nCE3对应USB接口。DSP外围电路主要包括以下4个部分：

1)外扩Flash模块。选用SST39VF1601，存储空间1 MB×16 B，读速高达70 ns，工作电压2.7～3.6 V。

2)复位模块。选用MAX706T，SO—8封装，200 ms复位延迟，可手动复位，也可提供失电和低电压保护。

3)电源模块。TMS320C6713的I/O口工作电压3.3 V，内核工作电压1.2 V，选用AMS1117系列稳压芯片，确保供电稳定精确。

4.2.2 FPGA模块

将2片THS1207的12位数据线D0～D11，转换时钟CONV_CLK，同步信号SYNC以及读信号nAD_RE和写信号nAD_WE分别连接至FPGA的I/O端口，实现对THS1207的采样控制。

5 系统软件设计

软件设计主要包括2个部分：FPGA对AD的采样控制和DSP对FPGA的读/写控制。

5.1 FPGA对模拟数字转换器的采样控制

选用Verilog作为硬件描述语言[11]。设计须对2片THS1207的5个通道进行采样控制。为了确保同步性，在硬件布局时，2片THS1207共用转换工作时钟。FPGA通过写命令同时启动2片THS1207，5个通道的模拟信号进入THS1207，且THS1207一直工作在连续采样模式下。当2片THS1207中的同步信号SYNC均为低电平时，则可认为5个通道采集得到的数字信号已同步到位[12]，通过片选信号的切换依次读取各通道的采样数据并暂时储存在FPGA寄存器中，等待DSP的读取。

THS1207包含2个10位的控制寄存器CR0和CR1，在开始采样前，FPGA需要向CR0和CR1写入控制命令，以正确配置THS1207的工作模式。THS1207的配置流程如图3。

利用Modelsim对THS1207配置程序进行仿真,得到配置THS1207的仿真结果如图4。

5.2 DSP对FPGA的读写控制

增强型直接存储器访问(enhanced direct memory access，EDMA)是DSP中用于快速数据交换的重要技术，其不占用CPU资源，可在后台进行数据传输，能够极大地提升DSP和外设之间的数据传输效率，提升DSP的响应速度。

本设计中，FPGA实时缓存THS1207采样数据，作为一级缓存；同时每圈读取128点一级缓存中的采样数据作为二级缓存。通过产生外部中断启动对应的EDMA通道，将二级缓存中的采样数据从FPGA搬运到DSP中。

图3 THS1207配置流程

图4 配置THS1207时序

6 系统性能测试

实验利用信号发生器产生正弦波，对每个正弦波采样128点，通过EDMA将采样数据直接送入DSP内存,利用MATLAB对采样数据进行图形绘制,得到频率为4 kHz、幅值为1 V的正弦波的采样波形如图5所示。

图5 采样波形

实验中，当信号发生器输出正弦波的频率达到6.5 kHz时，即采样频率达到832 kHz时，设计的采样能力达到最大值，相当于390 000 r/min的旋转机械的基频信号。当信号频率超过6.5 kHz时，采样波形出现“丢点”现象，但采样波形依旧光滑。当信号频率达到9.5 kHz时，采样波形出现“平台”现象，采样波形变得不光滑，接近理论极限采样频率9.77 kHz。

分析原因：由于FPGA的信号通过逻辑门传输时会产生延时，且FPGA信号走线也会产生延时，导致信号频率达到6.5 kHz时，由于搬运速度跟不上采样速度，出现采样数据丢失，即“丢点”情况。而当信号频率达到9.5 kHz时，由于采样速度接近极限值，导致连续两次搬运的采样数据可能为同一个值，从而在采样波形上出现“平台”现象。