一种应用于全数字锁相环的时间数字转换器设计*

盖林冲，陈 岚，王海永

（1.中国科学院微电子研究所，北京100029；2.中国科学院物联网研究发展中心，无锡214135；3.中国科学院大学，北京100049；4.三维及纳米集成电路设计自动化技术北京市重点实验室，北京100029）

1 引言

在过去几年中，时间数字转换器在时钟生成电路中受到了非常广泛的应用。时间数字转换(Time to Digital Convert，TDC)的功能是用来在时域中测量参考时钟信号和反馈时钟信号的相位差，然后将这个相位差信号转换输出为可被片上可编程数字环路滤波器处理的数字信号。由于这个数字滤波器的存在，整个全数字锁相环的环路动态特性可控，并且可以同时实现低相位噪声和快速的建立时间。这种结构还可以具有对工艺、电压和温度（PVT）敏感度很低的环路特性，并且不易受到各种噪声影响。与其他的采样电路相似的是，TDC在量化两路时间信号的同时会产生量化噪声，这个量化噪声直接影响到锁相环整个环路的带内噪声，并且直接受到TDC分辨率的控制。TDC的分辨率越高，整个环路的带内相位噪声性能越好。但是由于分辨率、测量动态范围以及功耗几方面因素的相互制约，如何在保证高分辨率以及大测量范围的同时降低TDC功耗成为一个难点，因此本文的研究重点在于设计一款高分辨率且低功耗的TDC。

2 电路结构设计

本设计中的TDC的整体结构采用了一个基于时间放大器的两步式TDC电路结构。具体结构如图1所示。其中子电路包括两级TDC、多路选通单元（Mux）、时间间隔放大器（Time Amplifier）以及一个温度计码-二进制码译码单元[1]。

图1 电路结构框图

两级TDC分别为第一级粗量TDC（Coarse TDC，CTDC）和第二级细量 TDC（Fine TDC，FTDC），粗量TDC采用最基本的Flash type TDC来实现，细量TDC采用Vernier type TDC来实现。Start信号和stop信号首先进入CTDC进行第一次量化，量化结果产生的温度计码进入温度计码-二进制码译码单元中进行转换，转换之后生成最终量化结果的5位高位有效位；多路选通器Mux的作用是将CTDC第一次量化之后的时间余量选通出来，之后将此时间余量送入时间间隔放大器，再由此放大器将两个信号的上升沿时间间隔成等比例的放大；经过时间放大器放大之后的时间余量再由第二级FTDC进行第二次量化，量化结果经过温度计码-二进制码译码器之后得到4位最低有效位(Least Significant Bit,LSB)。最终输出结果为9 bits数字字码。

如图2为传统的基于时间放大器的两步式TDC电路原理图。由于时间余量无法像ADC中的电压余量那样能够被储存起来，因此这种电路结构有一个十分显著的劣势在于，它需要使用一列时间放大器(TA)来将每一次经过延时的start信号的时间余量放大[2]。如果最终量化结果为9 bits，那么就需要32个TA。当需要对TDC的动态范围进行扩大或想要获得更多位数的量化结果时，所需要的TA数量则会更加庞大，这就会造成芯片面积及功耗的大大增加。除此之外，由于时间放大器在大输入情况下无法保证输出线性，因此需要进行校准，每个TA的校准也会增加电路设计的复杂性。在文献[3]中提出过一种减小TA使用数量的方法，它使用了一种时间寄存器来储存时间余量信号。然而这种时间寄存器本身也会增加TDC设计的复杂程度，因此这种方法也并不能很好地解决功耗问题。

图2 传统的基于TA的两步式TDC

为了减小TA的使用数量，可采用一种改进型的基于TA的两步式TDC电路结构，如图3所示。相比于原有的传统式结构，这种改进式结构将使用的TA数量减小至只需一个，虽然增加了32个延时器，但是在芯片面积以及功耗方面依然有很大的提升。然而，随着输出字码位数的增加，额外的延时单元的所需数量将以指数形式增加，这对TDC动态范围将会造成很大的制约。

图3 改进型基于TA的两步式TDC

针对此问题，进一步的改进是采用一种新型电路结构，同样是基于TA的两步式结构，此TDC可以进一步减少所需的延时单元的数量，如图4所示。其中i为原有延时器级数，k为新增延时器级数。

与改进型两步式TDC相比，此新型TDC的不同之处在于，它取消掉了start[i]信号和stop信号进入多路选择器Mux之前的延时单元，转而在原有的延时链上增加k级延时器，同时在stop信号输入Mux之前也经过k级延时器。通过这种电路结构即可将使用的延时器数量减少至最低两个。考虑到增加的延时支路的延时器与延时链中的延时器没有任何不同，所以完全可以省略单独增加的延时支路，只需将选通信号在延时链中多经过一段延时并选通出来即可。例如选通信号为start[i]信号，最终送入多路选通器的即为start[i+k]信号，stop信号同时经过k个延时器与start[i+k]信号一同被送入多路选通器，经时间放大器放大后进入第二级FTDC，对放大的时间余量进一步量化。增加的延时单元的个数k，满足start[1]信号和start[1+k]信号之间的延时大于判决时间这一条件即可。

图4 新型基于TA的两步式TDC

3 时间放大器设计

如图5所示为一种带数字校准输入的基于反相器充放电的时间放大器原理图。

图5 带数字校准输入的时间放大器

由于时间放大器的放大特性在大输入情况下无法满足线性的要求，因此对于时间放大器的校准是一个必要的过程。不同于其他设计中采用的一个额外的校准电路来生成对PMOS管阵列控制的数字码，本设计结合了两步式的TDC电路结构，利用FTDC的特性提出一种新的校准方法，可直接对TA进行在线校准，如图6所示。

图6 时间放大器校准环路

Coarse TDC输出时间余量进入TA放大之后，再由Fine TDC第二次量化；Fine TDC量化结果的4位最低有效位反馈至校准模块Calibration生成4位数字码，作为控制TA增益的数字控制字码。由于Fine TDC的功能即为对TA输出时间的量化结果，因此由Fine TDC得到的4位最低有效位可直接作为TA的控制数字码。经过数个时钟周期之后，反馈环路锁定时，TA输出增益由反馈数字码控制可以达到2。CAL[3:0]与Fine TDC输出4位最低有效位的对应关系如表1所示。

表1 CAL[3:0]与Fine TDC输出4位LSB对应关系

经过数字校准之后的时间放大器可以在50ps范围内保持线性，由于时间余量最大为15ps，因此经过时间放大器放大的时间余量可以保证放大增益稳定为2。

4 仿真结果

本设计采用16nm PTM model进行仿真，仿真激励由设置两个时钟周期差为1ps的独立方波信号来实现。具体仿真激励为：

图7为在仿真激励之下，输出二进制数字码接理想DAC之后得到TDC静态特性的仿真结果。

图7 TDC输入输出静态特性

如图8所示(a)、(b)分别为DNL和INL的仿真结果，在不同温度电压环境下均满足小于1 LSB。图9为时钟信号为100MHz时的功耗仿真结果，在0.9V电源电压下功耗仿真结果为0.17mW。

图8 DNL与INL仿真结果对比

图9 TDC功耗仿真

考虑到本次设计TDC的分辨率为1ps，其对全数字锁相环带内相位噪声的贡献为-128dBc/Hz，可以满足各类通信协议的标准，具体计算公式[8]为：

与其他文献设计参数的对比情况详见表2。

表2 本设计与其他文献设计参数对比

5 结束语

本设计提出了一款基于时间放大器的两步式TDC，通过对于传统的两步式TDC的电路结构进行改进，极大地减小了电路的复杂度并降低功耗。针对时间放大器在大输入下的非线性问题提出一种无需额外校准电路的校准方法。最终仿真结果显示分辨率为1ps，参考时钟100MHz时功耗为0.17mW，FoM值为0.003pJ/conv-step，具有很高的实用推广价值。