基于零中频的新型调制体制遥测发射机设计

2018-08-23赵宇鑫齐建中

无线电工程 2018年9期

赵宇鑫，王乐，齐建中

(北方工业大学电子信息工程学院，北京 100144)

0 引言

遥测遥控系统是航空航天的重要分系统之一，包括遥测、遥控、外测分系统，主要实现遥测参数传送、外弹道测量、试验级落点实时预测等功能，并通过为用户提供图像及试验数据、遥控指令传送服务[1]。其中遥测部分是所有系统的基础，完成数据信号的采集、加密、编码和传输等流程，而其中信号传输更是重中之重。随着遥测通信技术的发展以及器件制作工艺水平的提高，遥测发射机朝着占用带宽小、传输速率高、结构简单、功能多样、可拓展性强的方向发展，强调采用最少的器件，以最简单的硬件为通用平台，实现带宽的最大化利用，并且尽可能通过软件控制实现发射机多样化的功能。根据这一发展方向，本文设计并实现了一种正交上变频体制、CPM调制方式的发射机，采用正交上变频体制可以有效地简化结构、节省空间。CPM调制方式具有恒包络、频谱利用率高、主瓣外衰减快、带外功率比小和相邻信道干扰弱等优点。鉴于以上优点，近年来CPM技术在遥测领域逐渐得到了应用。本文研制的发射机相较于传统的超外差体制FM发射机，体积减小30%，成本大幅度降低。新型CPM调制体制较PCM/FM体制频带利用率更高，通过增加M元序列符号、减小调制指数以及选择平滑的脉冲调制指数，与传统发射机相比，可以实现功率谱密度窄约50%。

1 零中频发射机结构分析

目前比较常用的发射机结构包括：超外差发射机、数字中频发射机和零中频发射机。超外差体系结构被认为是最可靠的接收机拓扑结构，通过适当地选择中频和滤波器可以获得极佳的选择性和灵敏度[1]。现今我国遥测遥控发射机体系广泛使用超外差体制，其发射机结构图如图1所示。

图1 超外差体制发射机结构

传统的超外差体制，考虑到实现流程复杂，使用模拟分离元件较多，链路占用体积大，无法满足产品小型化的需求；且超外差体制使用多级声表滤波器、介质滤波器，产品成本难以控制。结合这些原因，超外差体制已经越来越不适应现今的环境。

由于软件无线电技术的迅速发展，改进型的发射机多采用FPGA进行数字变频以取代模拟基带部分完成数字上变频，可以依据输入信号不同速率调节频偏、滤波器带宽等参数，实现产品的可拓展性。数字中频的方式相比于传统的超外差体制进行了优化。由于FPGA的加入，极大地增加了设备的可拓展性，但是结构较复杂的问题依然存在[2]。随着半导体工艺的进步，正交调制直接上变频这一技术得到了迅速的发展和广泛的应用，零中频体制是对超外差体制的改进，采用直接变频的方式，可省去模拟中频部分，进一步简化设计。零中频发射机的结构如图2所示。

图2 零中频体制发射机结构

零中频体制的发射机，数字基带部分输出的I/Q两路调制信号经过DAC器件转换为模拟信号，然后经由低通滤波器滤波，滤除信号高频谐波；输出信号分别与2路90°相位差的本振信号混频，而后叠加，转换成模拟射频信号输出，实现频谱的搬移。该方式具有如下优点：

① 系统流程简单，复杂度低，集成电路中易于实现；

② 一次变频，不存在中频，无需考虑镜像频率滤除，减少对滤波器的需求，削减成本；

③ 信号为零中频信号，占用带宽仅为已调信号的一半，这意味着接收机的噪声通带比常规的外差接收机少一半，使接收门限电平改善3 dB[3]。

综合考虑上述因素，本设计采用零中频体制进行设计。

2 发射机软硬件设计

基于FPGA零中频发射机的硬件整体框架主要可分为3部分：数字基带模块、模拟基带模块和模拟射频模块。数字基带模块主要实现将外部输入的Rs422数据进行数字调制，经由数模转换芯片输出模拟调制信号，再通过低通滤波器，滤除高次谐波，最终将模拟调制基带信号送进正交调制器件与本振信号混合完成上变频；射频模块主要由射频放大器及介质滤波器构成，以此来完成对射频信号的放大和滤波。

2.1 数字基带模块的设计与实现

数字基带部分主要是完成信号的调制，将接收到的数据进行CPM数字调制，输出数字信号经过数模转换器、低通滤波器后输出[4]。

2.1.1 基带部分硬件实现

输入的Rs422信号经过半双工Rs-422收发器MAX3062EEKA，将输入差分信号转换为单端信号，接下来经过电平转换芯片SN74LVC4245A将信号转换为FPGA对应I/O管脚所需电平标准，输入信号包括数据信号和与其对应的时钟信号2路。

FPGA 作为发射机的核心处理器，采用Xilinx公司的XC4VSX35-10FFG668I硬件平台，实现CPM调制功能。Virtex 系列FPGA属于Xilinx公司的高端产品，该系列FPGA具有丰富的可用资源，如可编程输入输出单元(IOB)、可配置逻辑块(CLB)和数字时钟管理单元(DCM)等。其配置是通过被用作不同模式接口的特定引脚将程序中的比特流加载到内部存储器。由于Xilinx公司FPGA内部不具有存储功能，因此必须在重加电过程中加载外部存储器中的程序来完成。Virtex-4系列FPGA可以对特定引脚M2，M1，M0外部电路做上下拉处理，以此设置适当电平来完成FPGA工作模式的选择。这里选用主串模式，对应的FPGA配置引脚M2，M1，M0均设置为低电平，CCLK管脚作为输出使用，为程序存储单元提供读取存储数据的时钟，完成上电代码的加载流程[5]。

2.1.2 Multi-h CPM调制的软件实现

Multi-h CPM调制信号的表达式为：

(1)

式中，ai为四进制码元，每2个比特输入数据bkbk+1映射为一个符号ai，规则如表1所示；T为符号周期，是数据周期的2倍；hi为一组调制指数，包含h1=4/16和h2=4/16两个调制指数，h1和h2以符号周期为单位交替出现；q(t)为相位脉冲，表达式为[6]：

(2)

式中，g(t)为频率脉冲函数，根据IRIG—106—15标准[7-8]，

(3)

映射关系如表1所示。

表1 数据映射规则

bkbk+1ai11+310+101-100-3

可以推导出，当L=3时，φ(t，a)如式(4)所示[9]：

(4)

对一个符号进行M倍采样，假设第n个符号的调制指数对应为h1，那么第n个符号的第m个采样点的相位如式(5)所示[10-11]：

(5)

利用数字电路实现Multi-h CPM调制的框图[12-13]如图3所示。

图3 Multi-h CPM调制电路

2.2 基带模块模拟电路的设计与实现

基带模块的模拟电路主要实现将基带模拟调制信号进行处理，与本振信号混合，完成正交上变频的工作[14]。

首先将零中频的调制数据经过低通滤波器滤除高次谐波，低通滤波器使用ADS软件进行仿真设计，选择使用七阶切比雪夫滤波器[15]，通带截止频率设置为0.85倍码速率，通带最大衰减系数设置为1 dB，阻带截止频率设置为3倍码速率，阻带最小衰减系数设置为25 dB。通过以上参数确定低通滤波器硬件电路。实际设计滤波器为12 MHz带宽的滤波器，带内平坦度优于1 dB，带外抑制在60 MHz频率处为48 dBc，满足带外抑制要求[16]。

经过低通滤波器的I/Q两路信号给到模拟正交调制器(AQM)中，将复合I+j×Q基带信号转换为射频(RF)。AQM内含1个本机振荡器(LO)输入、1个90°相位差的分相器、2个混频器(每个混频器将基带信号混频为射频)以及1个加法器[17-18]。

本振部分采用的是ADF4360系列芯片，外围电路依照芯片手册设计，该芯片需要自行设计的部分是环路滤波器(LPF)，锁相环属于闭环控制系统，环路滤波器决定了锁相环(PLL)的性能，起到了维持环路的稳定性、控制带内外噪声与杂散、防止VCO调谐电压突变的作用。在本文设计中，环路滤波器用的是无源滤波器，ADI公司为其芯片提供ADIsimPLL软件，该软件可以对环路滤波器进行设计和仿真，极大地简化了设计[19]。软件设计流程：首先需要选择使用的器件，然后进入参数设置部分，需要设置的参数有工作频率范围、鉴相频率、环路滤波器电路选择、参考晶振频率以及环路带宽，设计选用三阶环路滤波器[20-21]。

本振信号与基带信号共同给到正交调制器中，输出结果即为中心频率为本振设置频点的调制信号，至此就完成了射频基带部分的工作。