可逆逻辑加法器电路实现

摘 要：本文从最少垃圾输出，少用常量输入，少用可逆门数来设计4位进位旁路加法器，并对设计中用到可逆逻辑门电路如Feynman门、TOF门、Fediken门和DPG门等进行电路设计，电路设计采用基于传输门和传输管逻辑等减少面积、降低功耗和提高性能，用SMIC 0.18 um工艺基于Virtuoso工具进行功能验证。

关键词：可逆逻辑;进位旁路加法器;传输逻辑;DPG门;功能验证

中图分类号：TN402

文献标识码：B

文章编号"1000-5269（2018）04-0074-04

科学家Landauer提出：经典电路存在不可逆操作时，信息丢失将会导致能量损耗[1]。科学家Bennett发现当计算过程采用可逆操作时，会存在不损耗能量[2]。为避免经典电路不可逆性操作造成电路能耗损耗，很多学者开展将不可逆操作改成可逆操作研究。国外期刊已刊载了用二进制以及BCD冗余码表示的十进制加法器的可逆逻辑实现，在电路实现上，2002年VosAD和Desoete[3]利用晶体管构造实现了可逆电路，首次将它们运用于工业实现;2014年K.Prudhvi Raj提出了数字电路晶体管级的实现[4]。可逆逻辑已成为下一代技术热点受到了广泛关注，并已应用在量子计算、低功耗CMOS电路、数字信息处理、通信技术和计算机图像等领域。可逆逻辑设计需遵守：（1）可逆逻辑电路输入端与输出端个数一致[5]。要实现数目一致，有时需添加额外信息位即垃圾位，在电路设计中垃圾位应尽量少。（2）可逆逻辑电路不允许有多扇出，出现多扇出可通过对可逆逻辑门复制。（3）可逆逻辑电路输入与输出是一一映射关系[6]。当给定一个输入后，得到唯一输出与之对应;反之，给定一个输出，也能得到唯一输入与之相对应。可逆逻辑电路性能好标准是：最少垃圾输出，少用常量输入，最少可逆门数和输入到输出可逆逻辑门少等。

1"电路算法研究

对4位二进制行波加法器，最坏情况延时是两个加数A和B相应位完全相反，则最低位上进位全程传播到最高位进位。这种情况发生在进位传播Pi=AiBi始终保持高电平，当最低位进位输入Ci，0为1，传播通过整个加法器链并使输出进位Co，3为1，即当BP=P0P1P2P3=1时，Co，3=Ci，0。BP信号可用来加速加法器操作，用它来控制二选一选择器的进位旁路加法器原理图如图1所示，当BP=1时，最低位进位输入通过选择器立即送给最高位进位，如果BP为0，就按照行波加法器的计算算法逐步算出[7]。

4位进位旁路加法器用可逆逻辑门实现的原理图如图2所示[8]，为减少垃圾位和可逆逻辑门数，根据进位旁路算法，一位全加器采用4输入4输出的DPG门（Double Peres Gate），它可产生和S、进位Co及进位传播信号P;二选一选择器采用不需要加垃圾位输入的Fediken门;在可逆设逻辑计不允许有多扇出，而最低位进位Ci，0有两个扇出，采用Feynman门当输入B为0时进行复制产生两个相同输出。控制信号BP=P0P1P2P3是4输入与门，采用3输入的3个TOF门，当垃圾位输入C为0时，输出R实现的逻辑功能为输入AB相与功能来实现。本设计实现4位进位旁路加法器有8个垃圾位输入，12位垃圾位输出。

2"各可逆逻辑门电路实现

在可逆电路实现中，经常用到与门和异或门电路，从减少面积、降低功耗和提高性能考虑，采用传输门和传输管实现带原变量和反变量输入的与门电路仅需3个管子，减少管子数目，降低电容和提高充放电速度，原理图和逻辑符号如图3所示，当A=1时，传输门导通，传输管截止，输出F等于B;当A=0时，传输门截止，传输管导通，输出F等于0，实现与逻辑功能为F=AB。

同样从减少面积、降低功耗和提高性能考虑，用传输门和反相电路实现带原变量和反变量输入的异或门电路仅需4个管子，原理图和逻辑符号如图4所示，当A=0时，传输门导通，反相电路截止，输出F等于B;当A=1时，反相器导通，传输门截止，输出等于B′，实现异或逻辑功能为F=AB。

2.1"Feynman门电路实现

Feynman门是受控非门，实现带垃圾位输出的异或门，它实现的功能如式（1）所示。如果B=0，P和Q复制A作为输出，如果B=1，则Q为A的反相输出。

Feynman门电路实现原理图如图5所示，输出P=A采用两个反相器串联，同时第一个反相器输出也作为异或门反相输入可减少电路管子数目。在可逆逻辑门设计不允许有多个扇出，而进位旁路加法器输入Ci，0有两个扇出，根据Feynman门特点，当输入B为0时，P和Q输出都等于A。

2.2"TOF门电路实现

TOF门可用式（2）描述其功能。在本设计中，用它来实现带1位垃圾位输入和两位垃圾位输出的两输入与门，因为C若为0，则输出R实现逻辑功能为AB相与。

TOF门用与门和异或门实现的原理图如图6所示，输出P通过常开传输门连接到A，减少面积，因为实现与门需要用到B′，因此输出Q输出等于B采用两个反相器串联，与门输出再连接异或门实现R=ABC的功能。要实现BP=P0P1P2P3，可用三个TOF门来实现相应4输入与功能。

为优化可逆逻辑电路，减少垃圾位数目，可采用5输入5输出的TOF可逆逻辑门来实现4输入与门，可用式（3）描述其功能，当E为0时，输出T实现4输入相与。该可逆逻辑输入和输出是一一映射关系，且仅有1个输入垃圾位和4个输出垃圾位，同时可减少逻辑门数目。

2.3"Fediken门电路实现

Fediken门可实现二选一选择器功能，用Fediken门做选择器无需加入垃圾输入位，根据输入A值为1或为0来确定输出端P和Q是选B还是C作为输出，它实现功能如式（4）所示。

用传输门实现Fediken门的电路原理图如图7所示，由传输门控制端A来控制相应的传输门导通和截止，当A=0，传输门T1、T3导通，T2、T4截止，Q选择B做为输出，R选择C做为输出;当A=1，传输门T1、T3截止，T2、T4导通，Q选择C做为输出，R选择B做为输出。在本设计中，将BP接到A，B和C分别接入Ci，0和Co，3，如果BP=1，则直接选Ci，0做为输出，否则Co，3通过串行进位加法器计算后的进位作为输出。

2.4"DPG门电路实现

DPG门实现功能如式（5）所示。输出Q=AB可用于该位的进位传播信号，可减少可逆逻辑门数;将低位进位输入接到输入端D，则输出R=ABD可为该位加法器的和;若将垃圾位输入C接0，则S=（AB）D（AB）为该位进位输出。DPG门用于进位旁路加法器，是实现一位可逆全加法器所需垃圾输入和产生垃圾输出最少的门，它仅有一个垃圾位输入和一个垃圾位输出。

DPG门的输入端与输出端个数一致，且输入与输出是一一映射关系，当给定一个输入后，得到唯一输出与之对应，其映射关系如式（6）所示。

用与门、异或门和反相器等逻辑实现的电路原理图如图8所示，在电路设计方面，AB与门和异或门可共用输入A反相输出可节省管子。由于输出端不能连接其它， AB输出经两个反相器连接到Q端，同时利用第一个反相器输出作为与门和异或门可节省管子。

2.5"电路仿真

将组成4位进位旁路加法器Feynman门、TOF门、Fediken门和DPG门等等分别用SMIC 0.18 um工艺设计库（PDK）晶体管级基于Virtuoso工具电路进行设计，并生成各模块相应的Symbol，根据图2可逆逻辑实现原理图，调用各模块的Symbol设计出加法器原理图，通过Speture仿真得到仿真结果，证明算法、可逆逻辑实现和晶体管级电路设计正确。但由于本设计采用的管子尺寸均为默认最小尺寸，因此延时较大。

3"结论

4位进位旁路加法器是组成多位旁路加法器的基本部件，也是带进位选择加法器的重要组成部分。本论文所设计4位进位旁路可逆逻辑加法器在尽最少垃圾输出，少用常量输入，最少可逆门数和输入到输出可逆逻辑门少等性能指标上有提升，但在可逆逻辑电路原理和电路结构优化方面仍有改进的空间。而且本设计的可逆逻辑电路只是一些常用简单逻辑单元，与实现量子计算机所需要复杂的电路仍有很大的差距，今后将进一步优化线路，组合更复杂，线路功能更丰富的可逆逻辑电路和最复杂的加法器实现。

参考文献：

[1]Landauer R. Irreversibility and heat generation in the computational process’s[J]. IBM Journal Research and Development， 1961， 22（5）：183-191.

[2]Bennett CH. Logical reversibility of computation[J]. IBM Journal Research and Development， 1973， 34（17）：525-532.

[3]A.De Vos ， Y.V.Rentergem. Reversible computing：from mathematical group theory to electronical circuit experiment [C].Proceedings of the Second Conference on Computing Frontiers. Ischia：ACM SIGMicro and IBM，2005：35-45.

[4]K.Prudhvi Raj， Y.Syamala. TRANSISTOR LEVEL IMPLEMENTATION OF DIGITAL REVERSIBLE CIRCUITS[J]. International Journal of VLSI design amp; Communication Systems （VLSICS）， 2014，5（6）：43-53.

[5]H.M.H. Babu， M.R. Islam， A.R. Chowdhury. Reversible logic synthesis for minimization of full-adder circuit [C]. IEEE Conf. Digital Syst. Des.Belek-Antalya：IEEE Computer Society，2003：50-54.

[6]Maslov.D， Miller.D.M. Comparison of the cost metrics through investigation of the relation between optimal NCV and optimal NCT three-qubit reversible circuits[J]. IET Computers amp; Digital Techniques， 2007， 1（2）：98-104.

[7]Jan M. Rabaey， AnanthaChandrakasan， Borivoje Nikolic. Digital integrated Circuits A Design Perspective [M]. Beijing：Publishing house of electronics industry，2012：79-215.

[8]Yu Pang， Junchao Wang， Shaoquan Wang. A 16-bit carry skip adder designed by reversible logic[C]. Biomedical Engineering and Informatics （BMEI）， 2012 5th International Conference on，IEEE Conference Publications.Chongqing：IEEE， 2012：1332-1335.

（责任编辑：曾"晶）