一种低功耗频率稳定的CMOS环形振荡器设计

张 可，代雪峰，张海涛

（1.中国电子科技集团公司第四十七研究所，沈阳110032；2.东北大学理学院物理系，沈阳110004；3.中国人民解放军95979部队，沈阳110045）

一种低功耗频率稳定的CMOS环形振荡器设计

张 可1，代雪峰2，张海涛3

（1.中国电子科技集团公司第四十七研究所，沈阳110032；2.东北大学理学院物理系，沈阳110004；3.中国人民解放军95979部队，沈阳110045）

COMS环形振荡器具有版图面积小，频率调谐范围大、线性度好等优点，可作为系统时钟的关键部件，广泛应用于电子及通信系统中。对传统的环形振荡器及其频率稳定的改进方式进行介绍，设计新的延时单元，搭建环形振荡器电路结构，实现了一种频率稳定的CMOS环形振荡器。该振荡器电路结构简单，易于集成。通过0.25μm CMOS工艺仿真对比分析，环形振荡器功耗降低了40%，同时在工作电压变化28%条件下，输出频率变化为5%，频率相对稳定。实现对振荡器频率稳定性的改进又降低了振荡器的功耗。

低功耗；振荡器；环形振荡器；延时单元；振荡频率；时钟

1 引言

随着半导体行业发展，CMOS工艺生产技术提高，芯片面积越来越小。对芯片内部各模块的低功耗、高稳定、高精度要求也越来越高[1]。振荡器模块作为系统时钟产生的关键部件，广泛应用于电子及通信系统中，尤其在锁相环电路、时钟恢复电路中更是重中之重[2]。因此，以COMS工艺为基础的环形振荡器成为研究热点。环形振荡器与数字工艺兼容，版图面积小，且具有频率调谐范围大、线性度好等优点，被广泛应用于工业产品和学术设计中[3]。然而，COMS环形振荡器在功耗和相位噪声及频率稳定性等方面，仍需要更加深入的研究[4]。

2 传统环形振荡器介绍

环形振荡器由环路中若干振荡电路单元组成，每个电路单元由有源器件构成。如果环形振荡器满足“巴克豪森准则”将发生振荡，产生周期变化的电压信号[5]。典型结构如图1所示。

图1 典型的环形振荡器结构图

这种环形振荡器中的振荡单元电路为反相器，且反相的次数必须为奇数，一般是5级[6]，但由于COMS门电路的传输延时极短，难以获得较低的振荡频率。为了降低频率，在每个反相器输出端添加了负载电容，以3级振荡器单元为例，如图2和图3所示。

图2 改进的环形振荡器结构图[7]

图2中通过接入电容负载，达到了降低频率的目的，但是电容的充放电时间受PMOS管和NMOS管饱和电流及VDD大小的控制影响，输出频率随着VDD变化而变得不稳定。通过结构优化，形成图3所示的结构图。

图3 改进的频率稳定环形振荡器结构图[8]

在每个反相器的两个MOS管的源端接入电阻R，通过增大MOS管的宽长比来减小MOS管导通电阻(RON)。取足够大的电阻R值，使R>>RON，就可以使电容充放电的电流主要受电阻R的影响，而减小受MOS管的影响。此电路结构电容充放电时间基本由R、C决定，受电源电压变化影响较小，可达到稳定频率的目的。但是，大尺寸的MOS管和电阻会带来版图面积增加，同时充电电阻R的引入，会有较高的功耗，故需重新设计振荡器延时单元，使其既满足稳定频率目的又能够降低环形振荡器的功耗。

3 改进环形振荡器电路设计

3.1 振荡器延时单元电路T-Buffer

根据图3电路功能，对反相器单元进行改进，采用偏置在线性区的PMOS管作为负载对电容进行快速充电，通过电阻R进行慢速放电，且充放电可分开控制的方式，设计一款延时单元电路，如图4所示。

图4 环形振荡器延时单元电路图

其中，CON端为控制端口，IN端为输入端口，Y为输出端口。电路状态如下：

（1）CON端口为低电平时，M1导通，VDD向电容充电，M3关闭，电路无放电，节点A电压迅速升高，延时单元输出低电平。

（2）CON端口为高电平时，M1关闭，电路充电关闭，IN端口输入低电平，则M2关闭，电路无放电通路，此时电路为保持状态，节点A电平保持不变，延迟单元保持低电平输出状态。

（3）CON端口为高电平时，M1关闭，此时IN端口输入高电平，则M2，M3都导通，电路为放电过程，节点A电压通过RC放电会缓慢降低，经过△T时间降低到施密特翻转阈值点V-时，延时单元输出高电平。

将延时单元规定为T-Buffer，其符号如图5所示，与传统的延时反相器单元相比，此单元为可控单元，具有充电、保持、放电三种状态。

图5 延时单元T-Buffer符号图

3.2 整体环路结构

新型延时单元结构的CMOS环形振荡器电路图如图6所示。

图6 新型COMS环形振荡器电路结构

根据3.1中描述的延时单元功能特性，在R、C一定的条件下，通过减少振荡器充电次数、增加单元保持时间即可达到降低功耗的目的。当EN为0时，电路关闭，Vo0输出低电平，环路延迟单元T-buffer1～T-buffer7同时充电，各级输出为低电平。EN为1时，Vo0输出高电平，T-buffer1开始放电，经过△T时间后输出高电平，在T-buffer1输出低电平期间，T-buffer2～T-buffer7为保持状态，输出低电平。T-buffer1经过△T时间输出高电平后，T-buffer2开始放电，△T时间后输出高电平，依次传递到T-buffer7。从Vo0输出高电平开始，经历7×△T时间后T-buffer7输出高电平，通过三级CMOS反相器传输后使 Vo0输出变为低电平，使T-buffer1～T-buffer7重新充电，重复上述过程Vo0～Vo7输出振荡信号。

另外，Vo0输出变为低电平后，其低电平保持时间受T-buffer8放电时间控制，即为△T，因此，忽略CMOS反相单元的传输延迟时间，则Vo0输出低电平时间为△T，输出高电平时间为7×△T，CLK选取与Vo3同相输出，即可达到输出近似50%占空比的时钟信号。

3.3 电路仿真

采用0.25 μm CMOS工艺，仿真软件Spectre进行仿真，VDD电源2.5V，各级延时单元输出仿真结果如图7所示。

图7 环形振荡器各级延时单元仿真结果

如图7，I_Vdd为VDD电源电流，在一个CLK周期内，延迟环路单元只进行一次充电，电路平均功耗电流为362μA。使用延迟单元内部的MOS管和电阻尺寸，参照图3结构进行搭建，同条件下仿真结果显示，电源功耗电流为612μA，由此对比可知，与传统环路结构相比，新型延迟单元及环路结构将电流降低为原来的40%，功耗得到了改善。同时，VDD为2.5V时，CLK输出频率为23.4MHz，VDD为1.8V时，CLK输出频率为22.2 MHz，环路振荡器输出频率变化仅5%，输出频率相对稳定。

4 结束语

在传统的环形振荡器及其频率稳定的改进方式基础上，提出了在改进频率稳定的同时，又能降低功耗的方法。新设计的延时单元，具有充电、保持及放电三种工作状态，通过搭建环形振荡器电路结构，实现环形振荡器频率输出，电路结构简单，易于集成。通过0.25 μm CMOS工艺仿真对比分析，环形振荡器功耗降低了40%，同时在电源电压变化28%条件下，输出频率变化为5%，此环形振荡器在低频模拟集成电路或混合信号集成电路设计中具有广阔的应用前景，目前已集成到MCU时钟系统中，作为上电时钟使用。

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Design of a CMOS Ring Oscillator with Low Power and Frequency Stability

Zhang Ke1，Dai Xuefeng2，Zhang Haitao3
（1.The 47th Research Institute of China Electronics Technology Group Corporation,Shenyang 11003,China；2.Physics Department,Collage of Sciences,Northeast University,Shenyang 110004,China；3.The 95979 Army of Chinese People's Liberation Army,Shenyang 110045,China）

CMOS Ring Oscillator has many advantages such as small layout area，large frequency range and good linearity.It is the important part of the system clock and is widely used in the electronic and communication systems.The traditional ring oscillator and its frequency stability improvement method are introduced,and by designing a new delay unit and constructing the ring oscillator circuit structure,a frequency stabilized CMOS ring oscillator is realized.The oscillator has advantages of simple structure and easy integration,and by the comparison of 0.25 μm CMOS process simulation analysis,it has been found that the power consumption of the ring oscillator has been reduced by 40%，and while the supply voltage changes by 28%,the output frequency changes by 5%.The frequency is relatively stable.The oscillator not only achieves the improvement of frequency stability，but also meets requires of reducing power consumption.

Low power consumption；Oscillator；Ring oscillator；Delay unit；Oscillation frequency；Clock

10.3969/j.issn.1002-2279.2017.05.007

TN402

A

1002-2279-（2017）05-0023-04

张可（1985—）,男,黑龙江省哈尔滨人，工程师，主研方向：集成电路设计。