外延厚度对CMOS倒相器闩锁特性的影响研究

邵 红

（无锡华润上华科技有限公司，无锡214028）

外延厚度对CMOS倒相器闩锁特性的影响研究

邵 红

（无锡华润上华科技有限公司，无锡214028）

CMOS电路由于寄生结构的影响，在大电流的情况下，易发生闩锁效应。如有该效应发生，极有可能导致芯片烧毁。一般从电路设计和版图设计两个方面可以减少闩锁效应的产生，同时在工艺方面采取措施可进一步降低闩锁效应，采用外延厚度的控制是比较有效的方式之一。通过外延技术降低衬底寄生电阻Rp的阻值，保证在大电流的情况下，减少寄生三极管导通概率，从而减少闩锁效应的发生。通过仿真验证，明确了外延厚度与CMOS倒相器闩锁特性的关系，获得了外延厚度的最佳值，在极限情况下，外延1.5μm CMOS倒相器抗闩锁能力比30μm外延高8.3倍左右。

外延厚度；闩锁特性；CMOS倒相器

1 引言

CMOS器件[1]具有低静态功耗、高输入阻抗以及较佳的噪声抑制能力等优点，在超大规模集成电路中应用广泛。但CMOS器件也存在着固有的缺点，比如寄生结构会带来闩锁效应[2]，如有该效应的发生，极有可能会导致芯片烧毁。为防止闩锁效应，首先在设计时应采取一些措施，另外从工艺上来说，采用外延厚度[3]的控制也是比较有效的方式之一。以CMOS倒相器为例，研究外延厚度与CMOS倒相器闩锁特性的关系。

2 闩锁效应的来源及分析

在CMOS倒相器中，PMOS和NMOS作为互补晶体管使用，由于相互距离很近，形成了寄生可控硅结构，一旦满足触发条件，将使电路进入低压大电流的状态，即为闩锁效应。

如图1所示。在P衬底和N阱中存在着寄生电阻Rp和Rn，以及寄生三极管Q1和Q2。该四个寄生元器件组成的寄生等效电路如图1右侧所示。

图1 倒相器寄生结构及等效电路

从图中可以看出，有以下两个因素导致闩锁效应的发生：

（1）当Vdd或者Gnd上有过冲时，导致三极管Q2或者Q1导通，从而进入一个正反馈[4]状态，导致大电路通过寄生元件，发生闩锁效应。

（2）P衬底或N阱[5]中注入载流子[6]时，导致三极管Q2或者Q1导通，从而进入一个正反馈状态，导致大电路通过寄生元件，发生闩锁效应。

针对P衬底中注入载流子的因素，可采用外延技术降低Rp的电阻，从而减少闩锁效应的发生。即将器件制作于重掺杂衬底上的低掺杂外延层中，令重掺杂衬底提供一个收集电流的高传导路径，从而降低了Rp的电阻。

3 倒相器结构及实验方法

0.35μmCMOS倒相器的原理图如图2所示。图2中的Ist用来人为触发闩锁的激发电流。通过对N阱注入一定的触发电流Ist来探索闩锁特性，注入电流时间为50ns，触发电流大小可调节，作用时间固定为50ns。

图2 倒相器的原理图

CMOS倒相器主要工艺结构参数如表1所示。图3和图4给出了倒相器结构中的P阱和N阱的杂质浓度分布图。

表1 CMOS倒相器主要工艺结构参数

利用仿真工具（Medici）进行模拟，CMOS倒相器的NMOS和PMOS漏栅源地都静态偏置相应的直流电压，其中Vdd为3.3V，Gnd为0V。

图3 Pwell（P阱）杂质浓度分布

图4 Nwell（N阱）杂质浓度分布

初步研究表明栅电极接Vdd或者Gnd，不影响CMOS倒相器闩锁触发阈值电流。接下来，采用不同的外延厚度，分析对闩锁特性的影响。

4 仿真及结果分析

首先在试验前需要寻找最小临界触发电流。所谓最小临界触发电流即超过此触发电流相应外延厚度的CMOS倒相器必然发生闩锁，而小于此临界触发电流则CMOS倒相器不会发生闩锁。

以10μm厚外延对此进行分析试验。图5和图6分别是是CMOS倒相器中PMOS源电极闩锁电流变化情况，图5是在临界触发电流激发闩锁的电流随时间变化曲线，图6是94.6%的临界触发电流激发下未发生闩锁的电流变化曲线。这是以外延层厚度为10μm的CMOS倒相器的例子，从图5中可以看到，当闩锁发生时，23ns就发生闩锁，还没有用完触发电流50ns的激发周期。

从图6中可以看到，未发生闩锁的情况，在50ns激发电流周期过后PMOS源电极电流便迅速地降下来，而未发生闩锁的触发电流也仅仅比临界触发电流小了5.4%。

图5 触发临界电流下PMOS源电流随时间变化情况(触发电流为6.05e-4A/μm)

图6 触发临界电流以下PMOS源电流随时间变化情况（触发电流5.72e-4A/μm,临界触发电流6.05e-4A/μm）

通过寻找最小临界触发电流的方式，试验了1.5μm，3.4μm，7.4μm，10.4μm 和 30μm 五种外延厚度CMOS倒相器闩锁特性。具体如表2所示。

表2 外延厚度CMOS倒相器闩锁特性

该表中以30μm外延触发电流为参照，从而得到不同外延厚度相对30μm外延样品的抗闩锁性能比。触发电流越大表明抗闩锁能力越强，30μm厚的外延可以表征或等效为非外延的情况。极限情况下，外延1.5μmCMOS倒相器抗闩锁能力最强，比30μm外延高8.3倍左右。图7是CMOS倒相器闩锁与外延层厚度关系曲线。

图7 CMOS倒相器闩锁与外延层厚度关系曲线

图8是发生闩锁时电流分布图和温度分布图（以30μm外延厚度为例）。从图8中可以看出最高温度发生在PMOS源电极位置，而电流密度最大位置是NMOS的源电极位置，闩锁时大电流路径为PMOS 源、Nwell、P- 外延层[7]、NMOS 源。

5 结束语

通过外延厚度与CMOS倒相器闩锁特性的关系研究发现，外延厚度从30μm变化到1.5μm闩锁发生的触发电流比大约提高8.3倍，考虑到1.5μm的薄外延将使得N阱与高掺杂衬底寄生电容[8]增加，合适的外延厚度推荐为3μm左右。在设计端充分考虑后，可通过外延方式有效改善闩锁特性。

图8 闩锁时电流分布图和温度分布图

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Research of Effects of Epitaxial Layer Thickness on Latch-up Characteristics of CMOS Inverter

Shao Hong
（Wuxi CSMC Technologies Corporation,Wuxi 214028,China）

The latch-up effects is easily to occur in the CMOS integrated circuit due to the parasitic structures on it，especially in the case of heavy current.The chip might be destroyed in the event of this effect.In general,the latch-up effect can be reduced by circuit design and layout design,meanwhile,the epitaxial layer thickness control can further reduce the latch up effect.The resistance of the substrate parasitic resistance Rp is reduced by the epitaxial technique.The possibility of triode opening is reduced,which reduces the occurrence of latch up effects.The relationship between the epitaxial layer thickness and the latch-up characteristics of the CMOS inverter is analyzed and discussed.The optimal value of the epitaxial layer thickness is obtained based on the analysis and discussion of the latch-up characteristics and other influence factors.Moreover,the results were verified by the simulation with Medici.In the extreme case,the anti latch-up effect capability of the CMOS inverter with an epitaxial thickness of 1.5 μm is about 8.3 times higher than that of 30 μm epitaxial thickness.

Epitaxy thickness;Latch-up properties;CMOS inverter

10.3969/j.issn.1002-2279.2017.05.005

TN4

A

1002-2279-（2017）05-0016-04

邵红（1969—），男，江苏无锡人，硕士研究生，主研方向：集成电路设计和工艺集成开发。