快刀伺服控制器设计中的信号完整性问题研究

刘广民，张连新，张 敏，戴晓静，黄小津

（中国工程物理研究院 机械制造工艺研究所，四川 绵阳621900）

快刀伺服控制器设计中的信号完整性问题研究

刘广民，张连新，张 敏，戴晓静，黄小津

（中国工程物理研究院 机械制造工艺研究所，四川 绵阳621900）

在快刀伺服（FTS，Fast Tool Servo）控制器设计过程中，其中的核心技术单元包括电压反馈、位移反馈以及高频模拟电压信号控制全部基于具有高速数据总线的ADC或DAC实现，如果信号完整性问题处理不好就会对控制器的性能造成不良影响。为了使快刀伺服控制器具备良好的信号完整性，本文基于Hyperlynx仿真软件，对快刀伺服控制器中的核心器件（FPGA、模数转换器ADS1602以及数模转换器DAC9881）和关键信号路径的信号完整性问题进行了详细的分析和仿真研究，得到了量化的信号完整性改善方法和措施，为实际的控制器电路设计提供了有价值的理论依据和指导。

快刀伺服控制器；信号完整性；Hyperlynx；FPGA；ADS1602

在具有复杂表面或微结构的光学零件加工领域，快刀伺服系统（FTS）相对于现代的一些加工技术和方法：比如电子束直写技术、激光束直写技术以及蚀刻技术和LIGA等，在加工精度及一致性、加工效率和经济性方面都有一定的优势，已经成为研究的热点[1-2]。另外FTS辅助金刚石车削技术也已经广泛应用于多个加工领域[3]。

基于上述背景，我们对快刀伺服系统中的关键技术开展了系列研究工作，包括控制技术、驱动技术、柔性铰链技术等。其中快刀伺服控制技术是快刀系统智能算法实现、精度以及频响保证的关键技术之一，而作为控制系统的基石，硬件电路性能直接关系到快刀控制器设计的成败。随着电路工作频率的提高以及印制电路板密度的增加，信号完整性显得愈发重要，已经成为高速硬件电路设计能否成功的关键因素之一[4]。因此对于高速电路占据很大比重的快刀伺服控制器，对其设计中的信号完整性问题必须给予足够关注。Hyperlynx是典型的SI仿真软件，对主要 PCB类型文件都提供接口，适用于低频段（GHz以下）的信号完整性和电磁兼容仿真[5]。文中将基于Hyperlynx软件对快刀伺服控制系统硬件的信号完整性问题进行探讨和分析，为实际工程设计提供理论依据和指导意见。

1 快刀伺服控制系统架构设计

快刀伺服关键技术研究技术指标如下：最大位移50 μm；重复定位精度5 nm；20 μm情况下频响150 Hz。基于此，本文提出了如图1所示的快刀伺服控制系统设计架构。虚线框部分将是本文信号完整性的重点分析研究对象。FPGA作为核心处理器，负责接收、解析来自上位的控制和位移指令，处理电压和位移反馈数据并进行压电陶瓷位移实时控制。位移指令接收设计了模拟信号方式和无线通信两种方式。可满足实时性与远程控制的不同需求场合。

图1 快刀伺服控制系统架构

根据课题标的，ADC采样精度需要达到1/10 000，另外基于压电陶瓷驱动的快刀伺服系统最高频响一般在2 000 Hz左右[5]，根据耐奎斯特抽样定理[7]，保证频谱不失真的ADC采样频率需大于4 KHz。同时为了提高闭环精度，需要对全量程细分，当量程20 μm、频响150 Hz、重复定位精度5 nm时，ADC采样频率至少为0.6 MHz。基于上述需求，ADC选用TI公司的ADS1602，精度16位，最高采样频率2.5 MHz。数据接口为SPI总线，最高数据传输速率40 MHz。DAC器件选择了TI公司的DAC9881，分辨率为18位，建立时间只有5 μs。数据接口为最高频率50 MHz的SPI总线。FPGA选用了Altera公司CycloneIV系列的EP4CE15F17I7。

2 关键信号完整性分析

如果数字逻辑电路的频率达到或者超过45～50 MHz，而且工作在这个频率之上的电路已经占到了整个电子系统的一部分（如1/3），就需要考虑信号完整性问题[8]。ADS1602和DAC9881的SPI的总线速率都已经接近和达到了这个频率范围。文中将ADS1602与FPGA的SPI总线作为研究对象进行信号完整性分析，再将总结出的分析方法和结论应用于DAC9881的信号完整性讨论。图2是ADS1602与FPGA的 SPI总线接口，其中CLK为采样时钟，来源为有源高精度晶振；SCLK是SPI总线同步时钟；FSO为幁同步信号；DOUT为转换数据输出；SYNC为同步信号。

图2 ADS1602与FPGA的SPI总线接口

文中选择SCLK和DOUT作为对象分析和讨论反射、延迟以及串扰这几个关键信号完整性问题，其它的依此类推。器件的IBIS模型由器件厂商官方网站获取。

2.1 反 射

ADS1602的SCLK信号完整性分析模型如图3所示。

图3 SCLK信号完整性分析模型

当传输线的长度L（单位为in）与信号上升时间RT（单位为ns）比值小于1时[9]，反射信号就会淹没在信号边沿中而不会出现反射造成的振铃等问题。根据ADS1602的IBIS模型，其上升沿和下降沿斜率最快分别为：

其中，ramp_r为上升沿斜率，ramp_f为下降沿斜率。

ADS1602设计为3.3 V数字接口，其最快上升时间与下降时间分别是3 ns和3.9 ns。因此当互连线长度不超过3in时就不会出现信号完整性问题。而实际设计中很多情况下是满足不了互连线长度要求的，需要通过阻抗匹配来解决信号完整性问题。

反射系数公式如式3所示[10]，只要保证源端或负载端的阻抗ZL与传输线阻抗Z0相等，则反射系数ρ为零，反射就不会发生。

阻抗匹配的端接技术主要有以下几种[11]：

1）片上源端自端接；2）源端串行端接；3）负载端并行电阻端接；4）负载端并行阻容端接。其中方案1最优，节省空间、成本低并节省功耗，但是这一方案依赖于芯片本身；方案2主要缺点是占用板子有效面积；方案3会增加额外的功耗；方案4解决了方案3的功耗问题，但是由于电容的使用增加了信号延迟。

解决好阻抗匹配问题的先决条件是知晓驱动源与信号线的阻抗[12]，在Hyperlynx软件的优化端接选项（optimize termination…）中可以看到ADS1602的输出引脚驱动阻抗为51.7 ohm，该值已经接近大多数情况下的传输线阻抗值，因此为了节省板上空间，可以尝试通过传输线的参数以及叠层设计使传输线的阻抗接近51.7 ohm来达到阻抗匹配的目的。

文中电路板的叠层设计如图4所示，电路板层为6层，绝缘材料为FR4，相对介电常数在4.0至4.9之间，这里取4.3。

图4 印制电路板叠层设计方案

表1给出了目标阻抗值为51.7 ohm时各信号层的导线宽度计算值，顶层和底层导线宽度为47.199 mil，内部信号层为17.235 mil，导线过宽会导致电路面积并且影响布通率，因此通过传输线设计直接阻抗匹配的方案不可取。文中采取源端串行端接方案。当导线宽度设计为6 mil时各层互连线的阻抗值如表2所示。

表1 目标阻抗为51.7 ohm时不同布线层的信号线宽

表2 线宽6 mils情况下不同布线层的信号阻抗

采取源端串行端接方案时，需要保证驱动输出阻抗与匹配阻抗的和等于传输线阻抗[13]，因此当传输线布置在顶层和底层以及布置在中间2个信号时，匹配阻抗分别为：

顶层或底层：Z=Z0-ZS=114.7-51.7=63 ohm；

中间信号层：Z=76.1-51.7=24.4 ohm。

实施阻抗匹配后的信号完整性分析模型如图5所示。

图5 实施阻抗匹配后的SCLK信号完整性分析模型

图6是阻抗匹配实施前后的FPGA接收端仿真波形，传输线长度为5in，线宽6 mils，激励源频率为40 MHz，IC模型选择Fast-strong，即选择可能出现的最坏情况。可以看出，传输线无论布置在外层还是内部信号层，实施阻抗匹配后波形的信号完整性均有所改善。

图6 阻抗匹配前后的波形对比

2.2 传输延迟

图7为ADS1602的SPI总线信号之间严格的时序关系，其中tCF（SCLK上升沿至TCF上升沿之间的延时）与tDS（SCLK上升沿至有效数据的延时）最为严格，均为5 ns，如果考虑FPGA本身的逻辑时序延迟，则传输线之间的相对延迟还应该更小，本文预留了3 ns时间余量，可以估计出允许的最大的信号间的信号线长度差值。

图7 ADS1602工作时序图

式（4）给出了信号线长度与传输延迟之间的关系。其中，ΔLmax为最大允许传输线长度差；c为光速；ΔTD（max）为最大允许相对传输延迟，这里取 2 ns；εr为相对介电常数，这里取值4.3。根据上述参数可以得出信号线之间的最大长度差不能超过289 mm。

2.3 串 扰

串扰是指信号在传输线上传输时，产生的电磁场通过互容和互感对其它传输线产生耦合噪声[14]。任何一对网络之间都存在串扰，尤其相邻网络相互影响最大。文中将ADS1602的SCLK和DOUT这两条相邻网络作为攻击网络和受害网络进行分析，找出最佳设计准则。一般情况下，串扰约占信号摆幅的5%，本文中信号摆幅为3.3 V，因此最大串扰应小于165 mV。

串扰仿真原理图如图8所示。为了防止反射对串扰噪声的干扰，攻击网络SCLK以及受害网络DOUT都加入了匹配阻抗，其中受害网络两端都加上与导线特性阻抗相等的匹配阻抗。

图8 串扰仿真模型

在攻击网络信号强度以及边沿斜率一定的情况下，串扰噪声主要与信号路径间距、耦合长度以及信号所在层位置相关。表3给出了不同条件下仿真得到的近端串扰以及远端串扰电压幅值，图9a和图9b为其中串扰最大与最小的2个图例。可以看出增大信号路径间距以及减小信号耦合长度都能减小串扰幅值，并且耦合线在内部信号层时串扰值明显小于外部信号层，这是因为内部信号层的有效介电常数大而延缓了信号速度的缘故。当然如果能采用带状线远端串扰就不会出现[15]。

表3 串扰仿真结果

图9 串扰仿真波形图

根据仿真结果，可以采取以下走线策略：在近芯片端由于封装限制，必须近距离并行走线，耦合长度不大于0.5 in，在远芯片位置，信号路径间距大于等于20 mil。

3 DAC9881的信号完整性设计

以与ADS1602同样的分析方法，并基于TI公司官网提供的IBIS模型，对DAC9881与FPGA的互联高速SPI总线进行了信号完整性分析，可以得出如表4所示的信号完整性加强策略。

表4 DAC9881的信号完整性加强策略

4 结 论

文中基于Hyperlynx仿真软件，对快刀伺服控制器设计过程中的信号完整性问题进行了详细的分析和研究，重点讨论了 FPGA与高速 AD转换器ADS1602以及FPGA与高速DA转换器DAC9881之间的高速互联SPI总线的反射，延迟以及串扰问题，为实际电路设计提供了量化的信号完整性增强措施。本文的研究过程和研究结果也能为类似的具有信号完整性问题的电路设计提供参考。

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Research of SI problems in the designing of FTS controler

LIU Guang-min，ZHANG Lian-xin，ZHANG Min，DAI Xiao-jing，HUANG Xiao-jin
（The Institute of Machinery Manufacturing Technology，China Academy of Engineering Physics，Mianyang 621900，China）

In the process of FTS controller design，The key technologies including Voltage feedback and The displacement feedback and High frequency analog voltage signal control，all these are realized based on ADC or DAC with High speed data bus.The controller performance Will be affected by the bad if the problems of signal integrity （SI）can't be solved vellwell.In order to achieve nicer SI performance，the SI problems for the core devices and the key signal path wereanalysed and researched In the simulation methods using software Hyperlynx in this paper.Research results can providedsome valuable references and guidance for The actual circuit design process.

FTS controler；SI；Hyperlynx；FPGA；ADS1602

TN02

A

1674－6236（2017）10-0069-05

2016-07-12稿件编号：201607095

国防基础科研计划资助项目（A1520133005）；中物院超精密加工技术重点实验室资助项目（ZZ13001）

刘广民（1976—），男，四川绵阳人，硕士，工程师。研究方向：特种电源、电机驱动、嵌入式系统。