基于FPGA的4路信号发生器的设计

付 豪，周彬彬，喻伟闯，袁海林，廖红华*

（1.湖北民族学院信息工程学院，湖北恩施445000；2.湖北民族学院科技学院，湖北恩施445000）

基于FPGA的4路信号发生器的设计

付 豪1，周彬彬1，喻伟闯2，袁海林1，廖红华1*

（1.湖北民族学院信息工程学院，湖北恩施445000；2.湖北民族学院科技学院，湖北恩施445000）

结合低电压电泳芯片的电压控制，提出了一种基于FPGA的4路信号发生器的设计方案.介绍了直接频率合成技术（DDS）的基本工作原理，利用IP核设计4路信号发生器的基本流程.实验结果表明：该信号发生器可通过调整波形控制字、频率控制字、相位控制字，控制输出不同波形、不同频率、不同相位的4路信号，且信号波形能满足低电压电泳芯片移动电场控制需要.

FPGA；IP核；DDS；信号发生器

目前，从低电压电泳芯片的研究现状来看，低电压电泳芯片的研究主要是将毛细管电泳技术移植到以玻璃、硅、有机物等材料为基片的芯片中，利用电泳系统较短的分离沟道和良好的散热特性，实现在较高场强下完成快速、高效的分离分析过程［1-4］.

本文结合低电压电泳芯片的设计需要，提出了一种基于FPGA的4路信号发生器的设计方案.重点介绍了DDS的工作原理、自定制相位累加IP核和波形选择IP核、波形存储IP核设计以及系统软件、硬件的构成［5-8］.该信号发生器的设计，能为低电压电泳芯片的移动电场提供激励.本系统基于武汉华亨科技有限公司的EDA/SOPC实验开发平台进行软、硬件测试.

1 基于FPGA的4路信号发生器系统设计思想

基于FPGA的4路信号发生器的整体框图如图1所示.

系统的硬件设计思想为：以FPGA软核处理器NIOS II为核心，首先键盘输入控制字，对频率、相位和波形模式选择进行控制，通过总线送给DDS模块的相位累加器，得到查找表所需地址，再将地址送给ROM查找表，查找表将地址对应的数据输出，因每一路都能输出4种不同的波形，之后用一个波形选择器将想要的波形数据选择出来，最终将波形信号送给数模转换模块得到模拟波形.从而产生任意频率、任意相位的波形.

图1　信号发生器的系统框图Fig.1 System diagram of signa1 generator

2 基于FPGA的4路信号发生器

2.1 DDS的基本原理DDS即直接频率合成技术，具有相对带宽大，频率转换时间短、分辨率高和相位连续性好等优点，主要由相位累加器，加法器和波形查找表构成，相位累加器主要是由N位的加法器与N位的累加寄存器构成［9-14］.当时钟到来时，加法器就将输入的频率控制字与累加寄存器的数据相加.因此当每一个时钟脉冲输入时，累加器将频率控制字进行一次累加.累加器的输出数据与相位控制字通过加法器相加，加法器输出的数据就是波形存储器的相位采样地址，为此可以把波形存储器中的波形采样值经查找表找出，实现了相位到幅值的转换，最终以波形信号输出.原理图如图2所示.

图2　DDS原理框图Fig.2 Schematic diagram of DDS

3 基于FPGA的4路信号发生器IP核模块

3.1 多路输出信号发生器模块

多路输出信号发生器模块如图3所示.

由图3可以看出，给4路相位累加器输入频率控制字，经过累加之后，连接到相位加法器的输入端，分别与各路的相位控制字相加，这样就可以做到波形频率和相位可调；再根据相位加法器输出的地址进行查表；经过查找表的每一路波形信号都可以产生4种模式的波形；通过输入波形控制字对波形选择器进行控制，选择出满足要求的4路波形，之后进行数模转换.

图3　多路输出信号发生器模块Fig.3 Modu1e of mu1tip1e output signa1 generator

3.2 相位累加IP的设计

相位累加器是DDS设计中的核心部分，设计中是8位的加法器和8位的累加器级联而成，累加器是在加法器之上加一个时钟，加法器的输出端给输入端，每一个时钟作用时，加法器的输出控制字与频率控制字进行一次累加，当相位累加器的累加的结果大于或者等于28时，相位累加器溢出，恢复到初始值.本模块是应用Veri1og HDL语言设计实现如下：

由以上代码生成IP核，如下图4所示.

3.3 波形存储IP的设计

波形存储器的输入与相位累加器的输出相连，实现相位地址到波形幅值的转换.设计中利用MATLAB进行波形仿真得出波形数据，该波形数据为10位，256个数据，因为余弦波和正弦波只是相位的不同，因此产生余弦波可以通过正弦波调相产生.首先用Quartus II中生成一个.mif文件，再将波形数据保存在.mif文件中，同时生成一个ROM的IP核，将文件加到该IP核中，得到波形存储器.下图为波形存储器的IP核模块.

图4　相位累加器IP核模块Fig.4 IP core modu1e of the phase accumu1ator

图5　波形存储器的IP核模块Fig.5 IP core modu1e of the waveform memory

3.4 波形选择IP的设计

波形选择器的主要功能是：根据设计要求，从输入的4种波形中选择一种波形.通过波形选择控制字进行控制，当控制字为00时，选择第一种波形；控制字为01时，选择第二种波形；控制字为10时，选择第三种波形；控制字为11时，选择第四种波形.模块是应用Veri1og HDL语言设计实现如下：

由以上代码生成IP核，如下图6所示.

图6　波形选择器IP核模块Fig.6 IP core modu1e of waveform se1ector

4 软件设计

软件的设计如图7所示，工作流程为：当系统启动后，系统首先进入参数设定状态，通过判断键盘是否输入4路的波形选择和初始的信号频率和相位，设定好初始状态，根据设置值进行相应的处理，将频率和相位控制字送给相位累加IP核进行累加，累加的相位地址送给波形存储IP核，实现相位到幅值的转化，另外的波形选择控制字和波形存储IP核输出的波形信号同时送给波形选择IP核，输出到4路满足要求的波形信号.

5 仿真与测试分析与讨论

5.1 仿真与分析讨论

设计通过Signa1 Tap II Logic Ana1yzer Fi1e进行仿真，得到4路频率和相位可调的稳定波形.图a给的控制字为fword_0=25，pword_0=0；fword_1=25，pword_1=10；fword_2=25，pword_2=0；fword_3=30，pword_3=50；k_0=0；k_1=1；k_2=2；k_3=0.图b给控制字为fword_0=25，pword_0=10；fword_1=25，pword_1=30；fword_2=25，pword_2=0；fword_3=60，pword_3=80；k_ 0=0；k_1=0；k_2=0；k_3=0.Signa1 Tap II Logic Ana1yzer Fi1e仿真波形为图8所示.

图7　软件流程图Fig.7 The f1ow chart of software

从图8（a）可以得到模式、相位和频率都不同的4路波形，图8（b）可以得到模式和频率相同相位不同的4路波形.由此，该设计可以得到相位、频率和波形模式都任意可调的4路波形信号.

5.2 测试分析与讨论

测试平台如图9所示.

由图9测试平台可以看出：在EDA/SOPC实验开发系统的平台基础上，通过外加一个DAC模块，可以将DDS产生的波形转换成模拟波形，用示波器观测.该输出波形通过输入控制字为fword_0=25，pword_0=0；fword_1=25，pword_1= 10；k_0=1；k_1=0.输出波形稳定.

图8 Signa1 Tap II Logic Ana1yzer Fi1e仿真波形Fig.8 Simu1ation waveform of Signa1 Tap II Logic Ana1yzer Fi1e

图10中的测试波形由DS1102C双踪示波器测试，图10（a）中的2路波形输入控制字为fword_0=25，pword_0=0；fword_1=25，pword_1=10；k_0=0；k_1=1.图10（b）中的2路波形输入控制字为fword_0=25，pword_0=10；fword_1=25，pword_1=30；k_0=0；k_1=0.测试波形稳定可调.

图9　Cyc1on3C40F780C8N测试平台Fig.9 Cyc1on3C40F780C8N test p1atform

图10　测试波形图Fig.10 Test chart

6 结语

本设计应用了FPGA技术和DDS技术，完成了4路信号发生器的仿真和实验测试.信号发生器输出波形稳定，能满足低电压电泳芯片移动控制需求，较好地完成了信号源发生器的各种所需功能，且硬件电路简单，系统性能稳定.

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责任编辑：时 凌

Design of Four-channel Signal Generator Based on FPGA

FU Hao1，ZHOU Binbin1，YU Weichuang2，YUAN Hai1ing1，LIAO Honghua1*
（1.Schoo1 of Information and Engineering，Hubei University for Nationa1ities，Enshi 445000，China；2.Science and Techno1ogy Co11ege of Hubei University for Nationa1ities，Enshi 445000，China）

In this paper，a design scheme of four-channe1 signa1 generator based on FPGA is presented，which is used to contro1 the vo1tage of the 1ow vo1tage e1ectrophoresis chip.The basic operating princip1e of direct frequency synthesis techno1ogy（DDS）and the basic process of the design of four-channe1 signa1 generator based on IP core are i11uminated.The experimenta1 resu1ts show that the generator can be used to generate the four-channe1 signa1 by adjusting the contro11ing word of waveform，frequency and phase，and the signa1 waveform can meet the contro1 demand for the moving e1ectric fie1d of 1ow vo1tage e1ectrophoresis chip.

FPGA；IP core；DDS；signa1 generator

TP311

A

1008-8423（2016）02-0203-04

10.13501/j.cnki.42-1569/n.2016.06.022

2016-04-26.

国家自然科学基金项目（61263030/61463014）.

付豪（1993-），男，硕士生，主要从事电力电子与电力传动和嵌入式系统研究；*

廖红华（1972-），男（土家族），博士，教授，主要从事电力电子与电力传动、嵌入式系统及微型全分析系统等研究.