多电源电压SoC芯片ESD保护设计

李文嘉+贾晨+付秀兰+庞遵林

摘要：ESD是集成电路设计中最重要的可靠性问题之一。显示驱动芯片是一款复杂的SoC芯片，具有多电源电压、数模混合、面积大等特点，因此ESD设计具有很大的难度。该文根据芯片的特点，分析了ESD设计难点，在基本ESD电路的基础上，以电源钳位电路和轨到轨电路组成的电源ESD保护网络为介绍重点，给出了全芯片ESD保护设计方案。

关键词：静电放电；全芯片ESD设计；多电源电压；SoC

中图分类号：TN432 文献标识码：A 文章编号：1009-3044（2016）04-0221-03

The ESD Protection Design for Multi-power SoC Chip

LI Wen-jia， JIA Chen， FU Xiu-lan， PANG Zun-lin

（No. 38th Research Institute， China Electronic Technology Group Corporation， Hefei 230031， China）

Abstract：Electrostatic discharge （ESD） is one of the most important reliability issues in the integrated circuit industry. Display driver chip is a complicated SoC chip， it has some special features such as multi-power， mixed-signals and large chip size， etc.. So its ESD design is very difficult. According to the characteristic of the chip， analyses for the ESD design difficulties are proposed in this paper. Based on the basic ESD circuits， the power ESD protection network composed of power clamp circuits and rail to rail circuits is introduced， and the whole-chip ESD protection design scheme is proposed.

Key words：ESD； whole-chip ESD design； multi-power； SoC

1 概述

静电放电（ESD）是集成电路领域面临的一个严重的可靠性问题，由它引起的芯片失效占比达到35%以上[1]。随着CMOS工艺的发展，元器件的尺寸持续缩小，芯片的复杂度及规模呈指数级增长，ESD保护设计受到了更大的挑战。对于一个多电源电压、数模混合的复杂SoC芯片来说，除了按常规ESD设计，在输入、输出PAD以及电源、地PAD附近放置ESD防护结构，更应该从全芯片的角度来考虑ESD保护结构，从而保证芯片内部电路不出现问题。

本文介绍了一个AMOLED显示驱动芯片的全芯片ESD设计。这是一个规模大、电源系统复杂、数模混合的SoC系统。该芯片是基于UMC 0.162um 高压工艺制造的，这是一种复杂的七阱工艺。由于显示驱动芯片多电源、混合电压、芯片面积大的特性，给芯片ESD设计带来很高的设计难度。

2 芯片概况及ESD设计难点

2.1 芯片介绍

本文介绍的芯片是一款AMOLED显示驱动芯片，采用UMC 0.162um 1P5M高压工艺，器件大致分为三类：低压（LV）、中压（MV）和高压（HV）。芯片支持的显示分辨率为480X800，为长条形形状，芯片长度约24mm。显示驱动芯片包括了行列驱动、GAMMA校正、电荷泵系统、基准、LDO、振荡器、全定制SRAM以及数字控制等多个模块，是一个典型的数模混合SoC系统。芯片的外部电源输入有两个：锂电池和主机供电的IO电源。主机提供的IO供电电源仅为部分IO电路实现供电。AMOLED显示屏所需要的其他所有电压，都由本芯片产生，其能量都来自于锂电池。电源变换电路的主要电路形式是电荷泵和LDO。表 1给出了显示驱动芯片所需电源列表，从表中可以看到，电源个数很多，分成不同的正压和负压，电源系统非常复杂。并且在芯片内部，地也被分成多个，分别为VSSA、VSSB、VSSR、DVSS、VSSI、AVSS。

2.2 ESD设计难点

对于显示驱动芯片来说，ESD保护设计的难点主要体现在以下几个方面。

1）芯片电源系统复杂，电源分组多。ESD测试时，电源分组越多，ESD测试组合将越多。在进行全芯片ESD保护设计时，需要为每一种组合都提供有效的ESD电流泻放通路。在该显示驱动芯片中，包括九个正电压和三个负电压，并且还有六个不同的地，使得芯片的ESD设计相当有难度。

2）芯片的电压有高有低，有正有负，在不同电平之间要提供合理的ESD防护器件。芯片采用高压工艺，器件类型多，对于不同的电压，要选择合适的器件类型才能满足ESD防护的要求。

3）芯片面积大，在不同电源、不同地线引脚之间要提供足够多的防护器件，摆放位置和摆放个数都需要仔细考虑。

4）芯片管脚众多，总管脚数达到了2000多个。除了电源以外，还有很多信号管脚，包括模拟和数字的，都需要提供相应的ESD保护结构。

3 ESD保护电路

3.1 ESD保护器件

进行ESD保护电路设计，首先要选择合适的ESD保护器件用以构建ESD电流泻放通路。ESD保护器件分为基于正向导通泻放电流（如正向导通的二极管）和基于负阻效应开启泻放电流两类。栅接地NMOS（GGNMOS）或者栅接电源PMOS（GDPMOS）、场氧化晶体管（FOD）、硅控整流器结构（SCR）等都属于第二种。一个好的ESD保护器件应该有以下几个特点[2]：1）开启电压介于栅氧击穿电压和电源电压之间；2）几乎与ESD现象同步的开启时间；3）很高的ESD电流承受能力；4）通过正常I/O信号时，电路不工作；5）引入较小的电阻和电容；6）尽量小的版图面积。

在本芯片中，有多个不同的电压值，根据所选工艺中各器件的耐压值大小，可分为低压（≤1.8V）、中压（1.8V～6V）、高压（>6V）三大类。在进行ESD电路设计时，根据各端口信号电平的范围，选取相应类型的ESD保护器件（二极管或MOS管）。

3.2 基本的ESD保护电路

根据PAD类型的不同，基本的ESD保护电路可以分为输入ESD保护电路、输出ESD保护电路和电源钳位（Power clamp）ESD保护电路。电源钳位ESD保护电路是在VDD与GND之间建立ESD电流泻放通路，以保证电源悬空时I/O电路和内部电路的安全。对于多电源系统，还需要在不同电源或地之间增加反向并联的二极管或二极管串，组成轨到轨ESD保护，这也是通常所说的Cut Cell。考虑到不同电源间的噪声影响，断开电源之间的轨到轨电路，只连接不同地也是可以的，但从ESD角度考虑，不同地之间不允许纯物理隔离（只通过衬底连接）。

3.2.1 输入输出I/O ESD保护电路

输入引脚直接与内部电路输入晶体管的栅极相连，因此ESD保护电路必须具有泄放电流和电压钳制两个功能。在显示驱动芯片中，输入管脚类型很多，包括模拟和数字，高压和低压。ESD保护电路从电路结构来说主要分为二极管和soft-pull的GGNMOS和GDPMOS晶体管两类，部分管脚将二者结合，实现两级保护结构，具体如图 1所示。Soft-pull结构采用了gate-couple原理，可以降低NMOS管的触发电压，有利于NMOS管均匀导通[3]。

多数用于输入引脚的ESD保护电路都可以用于输出引脚的保护。由于输出引脚直接与输出缓冲晶体管的漏极相连，因此输出I/O电压钳位要求相对比较宽松，同时应避免高输出阻抗以影响电路的输出特性。对于数字输出管脚而言，由于输出缓冲晶体管本身具有较大的器件尺寸和高电流驱动能力，可作为自保护器件，但其布局方式必须遵守设计规则中有关ESD布局方面的规定。在本芯片中，充分利用输出管寄生的二极管来泄放ESD电流。为了改善管子非均匀导通的现象，应增大输出管漏端的电阻，这可以通过在版图上增大漏极接触孔和栅的距离来实现。

3.2.2 电源钳位ESD保护电路

电源钳位ESD保护电路分为静态钳位和瞬态钳位两种。图 2给出的是显示驱动芯片中最高正电压VGH和最低负电压VGL之间的静态钳位电路，采用GGNMOS结构来实现。由于VGH和VGL之间电压差大，必须采用高压NMOS管。这利用的是器件的静态直流特性，使用的元件少，版图面积较小。

图 3给出的则是显示驱动芯片中DVDD和DVSS之间的瞬态钳位电路，其中电容C由MOS管来实现。它利用的是ESD事件的瞬时特性，响应时间短。人体放电模型（HBM）的放电波形的上升时间约10ns，而芯片上电时的电源上升时间约为微秒到毫秒级，通过将RC常数设计在次微秒到毫秒级之间，从而可以检测电源上的ESD事件，迅速触发大尺寸泄放器件N1，保持其开通一段固定的时间以泄放电流。在这个电路中，由于DVDD和DVSS之间的电压差为1.8V，因此选用低压器件来实现。

3.2.3轨到轨ESD保护电路

轨到轨ESD保护电路都具有双向性能，允许ESD电流在电源之间的可逆流动。典型的轨到轨ESD保护电路可以用双向的二极管串来实现，图 4为显示驱动芯片中VSSA与VSSR之间的轨到轨ESD保护电路。

4 全芯片ESD保护网络

多电源域SoC芯片ESD保护设计的主要思路：一是芯片中任意两个管脚间有一个“设计好”的低阻通路，这包括这两个管脚各自的ESD保护电路，与它们相关的电源和地之间的ESD保护电路，电源线和地线，以及它们之间的接触孔等；二是I/O模块端口的钳位电压小于与I/O Pad直接相连的器件的失效电压。全芯片ESD保护网络由输入/输出IO、电源钳位、轨到轨三种ESD保护电路组成[4]。

通常来说，电源钳位电路泄放电流能力强，期望更多地ESD电流经过电源钳位电路泄放。在ESD情况下，两个任意管脚之间的电压不能超过限定电压值。而两个管脚之间的电压包括ESD电流经过的ESD保护器件的钳位电压、电源钳位电路的钳位电压、电源线寄生电阻上的电压降和轨到轨ESD保护二极管的压降。因此电源ESD钳位电路和轨到轨ESD保护电路在全芯片ESD设计中尤为重要。

在显示驱动芯片中，电源和地都被分成了多个，各个电源和地之间的电源钳位电路以及不同地之间的轨到轨电路需要合理组合安排，形成一个完整的网络，从而保证每个电源和地之间都有低阻通路来泄放ESD电流。图 5给出了显示驱动芯片中九个正电源，三个负电源以及六个地之间的电源钳位电路和轨到轨电路，从图上可以看到，任意一个电源到任意一个地之间都可以找到一条或多条由电源钳位电路和轨到轨电路组成的ESD电流泄放通路。以DVDD到VSSB为例，可以找到三条可能的ESD电流泄放路径，如图 6所示。路径1中ESD电流依次通过DVDD →DVDD与DVSS之间的电源钳位电路→DVSS→VDDB与DVSS之间的电源钳位电路（二极管正向导通）→VDDB→VDDB与VSSB之间的电源钳位电路→VSSB。路径2中ESD电流依次通过DVDD →DVDD与DVSS之间的电源钳位电路→DVSS→DVSS与AVSS之间的轨到轨电路→AVSS→VDDB与AVSS之间的电源钳位电路（二极管正向导通）→VDDB→VDDB与VSSB之间的电源钳位电路→VSSB。路径3中ESD电流依次通过DVDD →DVDD与DVSS之间的电源钳位电路→DVSS→DVSS与VSSR之间的轨到轨电路→VSSR→VSSR与VSSB之间的轨到轨电路→VSSB。这三条路径的触发电压不一样，在实际情况中，ESD电流会通过触发电压最小的那条路径泄放。总之，由电源钳位电路和轨到轨电路组成的电源ESD保护网络，再加上各信号I/O自身的ESD保护电路，就构成了完整的全芯片ESD保护网络。

由于驱动芯片较长，而很长电源线、地线寄生电阻、寄生电容的引入，将严重影响ESD防护电路的有效性[5]，因此芯片中还采用了分布式电源钳位电路方法，即对于同一个电源信号的钳位电路，根据情况在芯片的不同位置放置多个，从而缩短I/O管脚到电源钳位电路的距离。同时，尽可能加宽电源总线的宽度，以减小电源线的寄生电阻。与普通器件不同，芯片中所有的ESD器件在版图上均遵循工艺厂商提供的ESD设计规则绘制，以提高器件本身抗ESD能力。

5 结束语

芯片ESD设计的好坏会直接影响芯片的可靠性，设计师应该站在全芯片的角度，系统地考虑ESD防护设计。本文以显示驱动芯片为例，介绍了多电源电压SoC芯片ESD保护设计方案。文章首先介绍了芯片的基本情况，指出ESD设计难点。然后从芯片中用到的基本ESD电路入手，以各个电源及地之间的电源钳位电路和轨到轨电路组成的全芯片电源ESD保护网络为重点，说明了全芯片ESD防护设计思路。

参考文献：

[1] 姚立真. 可靠性物理[M].北京： 电子工业出版社， 2004.

[2] 姜玉稀. 深亚微米CMOS工艺下全芯片ESD设计与仿真的研究[D]. 上海： 上海大学博士学位论文，2010.

[3] 曹燕杰，王勇，朱琪， 等. IC设计中的ESD保护技术探讨[J]. 电子与封装，2012，12（12）：24-30.

[4] Ker M D， Jiang H C.Whole-chip ESD protection strategy for CMOS integrated circuits in nanotechnology[J]. Proc. of the IEEE Conf. on Nanotechnology， 2001： 325–330.

[5] Ming-Dou Ker. Whole-Chip ESD Protection Design with Efficient VDD-to-VSS ESD Clamp Circuits for Submicron CMOS VLSI[J]. IEEE trans. on electron devices， 1999，46（1）.