用于全数字发射机的数字上变频电路

叶海鸿， 苏凯雄， 吴林煌， 翁义龙

(福州大学物理与信息工程学院， 福建 福州 350116)

用于全数字发射机的数字上变频电路

叶海鸿， 苏凯雄， 吴林煌， 翁义龙

(福州大学物理与信息工程学院， 福建 福州 350116)

通过分析数字上变频器系统的工作过程及其主要参数对输出信噪比的影响， 合理设计差分电压、 预加重电路和高速串行发送器等的布局， 有效提高数字上变频电路的性能. 实际仿真和硬件测试表明， 所设计的数字上变频器可将基带信号直接上变频到907.2 MHz频率上， 实现阻带衰减达35 dB， 提高了发射端信号的有效性和准确性， 可以满足全数字发射机的应用要求.

全数字发射机； 数字上变频器； Delta-Sigma调制器； 高速串行发送器

0 引言

1992年5月， 在美国通信体系会议上， MITRE公司的JoeMitola首次明确提出软件无线电的概念[1]. 软件无线电的核心是使宽带ADC/DAC尽可能靠近天线， 用软件实现尽可能多的无线电功能[1]. 其目的是在一个标准化、 模块化的通用硬件平台上， 通过软件编程， 实现一种具有多通路、 多层次和多模式无线通信功能的开放式体系结构. 数字上变频技术作为软件无线电的重要技术组成， 在全数字发射机的数字前端中得到广泛的应用.

数字上变频技术在基于现场可编程门阵列(field programmable gate array, FPGA)的可编程通用硬件平台上， 充分应用数字信号处理的相关技术， 用软件方式来处理发射端的数字信号. 目前, 数字上变频解决方案主要是在数字信号处理、 专用集成电路或FPGA等硬件平台上实现数字上变频功能. 由于FPGA拥有强大的可编程性和更快的处理速度， 因而特别适合作为数字上变频的硬件平台.

在数字上变频器结构上目前主要有中频数字化结构[2]、 直接数字上变频结构[3]和基于带通Delta-Sigma调制器的直接数字上变频结构[4]. 其中， 中频数字化结构发展比较早， 已形成成熟产品， 但由于它只能实现将基带信号变频到中频频率上， 还要使用模拟射频电路才能达到射频频率， 故不满足软件无线电的全数字化需求； 直接数字上变频结构虽然实现了全数字化， 但需要工作于射频频段的多比特数模转换器， 故工作过程中易受到噪声影响， 难于实现系统的高性能； 基于带通Delta-Sigma调制器的直接数字上变频结构输出为1 bit信号， 后续电路可以使用开关功率放大器处理， 极大提高效率， 但输出数据率太大， 难以用硬件实现. 基于上述比较分析， 提出一种新的可提高系统性能的全数字上变频器的电路结构， 并通过合理设计内部模块参数， 有效提高了数字上变频电路的性能.

1 数字上变频电路的结构

所设计的数字上变频电路如图1所示， 由内插滤波器、 Delta-Sigma调制器、 字生成模块和高速串行发送模块等部分组成. 首先将输入的I、 Q两路信号分别通过实现成型滤波和内插处理， 为后面信号调制和上变频处理提供所需要的采样率， 其内部包括有限脉冲响应(FIR)成型滤波器和积分梳状滤波器(CIC)； 然后将通过内插滤波器处理后的信号通过低通Delta-Sigma调制器， 降低信号高频噪声； 最后， 将调制后的信号通过字生成模块和高速串行发送模块， 将信号上变频到所需的射频频率上， 生成射频信号发送出去. 其中， 高速串行发送模块作为信号发射的末端部分， 是数字上变频中的一个关键模块， 对数字上变频输出信号的频谱性能有重要影响.

2 实现方法

2.1 内插滤波器

内插滤波器主要由FIR成型滤波器和积分梳状滤波器组成， 并根据多速率转换原理， 分别设置两种滤波器的内插倍数， 以实现整数倍的增大输入信号速率.

FIR成型滤波器需要符合奈奎斯特第一定律的要求. 考虑到升余弦滚降滤波器不仅满足奈奎斯特第一定律的要求， 而且拥有奇对称升余弦形状过渡带的频谱特性， 有利于增大信号的阻带衰减， 故采用升余弦滚降滤波器， 传递函数的表达式为[5]：

(1)

其中:α称为滚降因子， 取值在0, 1之间. 通过设置合理的滚降因子， 可以获得所需的截止频率.

积分梳状滤波器由积分器和梳状滤波器两部分组成， 其冲激响应为：

(2)

式中:I为CIC滤波器的阶数， 其Z变换表达式如下：

(3)

式中:H1(z)为积分器，H2(z)为梳状滤波器， 其表达式分别为：

(4)

(5)

I阶CIC滤波器的旁瓣抑制为：

(6)

式中:H为CIC滤波器在ω=0时的幅值. 由式(6)可知， 通过增大CIC滤波器的阶数， 可以有效增大旁瓣抑制， 减小旁瓣电平， 提高噪声滤波性能.

2.2 Delta-Sigma调制器

Delta-Sigma调制器的作用是噪声整形， 提供低频信号的信噪比， 并显著地降低高频信号噪声， 提高系统的准确性和有效性.

Delta-Sigma调制器设计需要考虑过采样率、 环路滤波阶数和量化器位数. 假设一个Delta-Sigma调制器的阶数为L， 采样率为OSR， 量化器位数为B， 可以得到其理想动态范围(DR)[6]：

(7)

从上式可以看出， 调制器的动态范围随着L、 OSR和B的增大而增大. 然而在实际设计中， 不可能无限制地增大3个参数来提高信噪比， 必须折中考虑稳定性和线性度. 经过仿真分析与测试， 本系统的Delta-Sigma调制器采用一位量化的二阶CIFB结构.

2.3 字生成与高速串行发送模块

字生成模块和高速串行发送模块将Delta-Sigma调制后的基带信号上变频到中频. 其中， 字生成模块将输入的4路1-bit数据转换成4×N位位宽的并行数据， 实现数字上变频； 而高速串行发送模块作为本系统的最后一个模块， 则是将该并行数据， 通过串并转换后， 以4×fc的速率发送出去， 其中fc是中频频率.

然后将位宽为4×N的数据通过高速串行发送器， 串并转换成0、 1的数据发送出去. 考虑到射频频率通常高达数百兆赫， 所以要求高速串行发送器必须能够在很高的数据率环境工作. 比如， 若射频频率fc=907.2 MHz， 则高速串行发送器的发送速率就高达 4×fc=4×907.2MHz=3.628 8GHz. 鉴于此， 本系统的高速串行发送器采用Altera公司提供的三个IP核(分别为thearriaVtransceivernativePHYIPcore、transceiverresetcontrollerIPcore和transceiverreconfigurationcontrollerIPcore)， 分别实现发送模块、 复位控制模块、 可重配置模块的功能. 此外， 还需要一个驱动模块， 用于对发送模块的配置， 该模块的设计通过编写IP核驱动程序实现.

此外， 由于在背板上传输的高速信号存在高频损耗， 特别是趋肤效应和电介质损耗的影响， 这些损耗会严重降低信号的高频成分， 使得接收端难以正确识别， 增大信号的误码率， 减小信号传输的有效性. 为此, 采用预加重来解决这个问题. 所以, 在配置好IP核后， 需要在其驱动程序中对可重配置IP核中的寄存器进行访问， 以修改模拟控制参数， 主要包括预加重(pre-emphasis)和差分输出电压(VOD)， 以达到所需要的输出信噪比要求.

考虑到在一个有损背板上传输信号会产生码间串扰(ISI)， 直接影响到接收端接收到的信号准确性， 而接收端的理想信号应该在一个单位间隔内完成跳变. 所以， 在发射端进行预加重、 延迟、 反转和适当的权重， 以对码间干扰进行补偿[7]. 但是, 上述补偿只是减少了主脉冲之后的扩展， 而不能减少主脉冲之前的扩展. 为了达到最佳的通道损耗补偿， 在一个预加重设置中结合不同的延迟、 权重和极性， 该实现的过程就像使用一个不同“抽头”的有限脉冲响应FIR滤波器， 而这些“抽头”指的是不同单元延迟后的信号. 在频域中， 预加重提升了数据流中每一次跳变时的高频能量， 影响发射端的输出信噪比.

选用Arria V GX系列FPGA芯片进行实现. 该芯片使用了28 nm低功耗工艺， 拥有24个低功耗收发器， 故具有最低的总功耗， 非常适合于数字上变频电路. 根据文献[8-10]可知， 在发射器中， 包含了4个可编程的驱动器， 一个是主驱动器VOD(差分电压)， 可以通过预加重或者不通过预加重来控制基振幅. 其它3个是预加重抽头： 预抽头， 第一后抽头和第二后抽头. 另外， 在预抽头和第二后抽头中包含极性设置， 如图2所示为一个含有VOD和3个预加重抽头的预加重数字滤波器. 多个可编程预加重抽头以及极性的灵活性能够处理具有不同通道特征的大量背板.

由图2可知， 影响输出端信噪比和阻带衰减的模拟参数主要包括差分电压、 预加重、 预加重第一后抽头和预加重第二后抽头. 由于需要同时设置多个参数， 且参数范围较大， 虽然有一定的参数设置要求， 但是如果进行人为的测试设定， 工作量较大. 为解决这个问题， 使用Quartus II中提供的Transceiver Toolkit工具进行协助设定[11]. 采用回环的方法， 设计发送和接收模块， 在外部通过硬件连接的方式将发射端的输出端口与接收端的输入端口相连. 在内部将接收端的输出并行数据与发射端的并行输入数据对比， 判断信号的误码率， 接着Transceiver Toolkit将遍历各个模拟控制参数， 比较误码率大小， 给出得到的最小误码率及其控制参数. 建立Quartus II工程， 将2个IP core配置好后， 编写可重配置模块的驱动程序， 然后将3个IP核和驱动模块的各个端口对应连接起来的基本结构如图3所示.

图3中， 驱动模块驱动可重配置模块后控制发送模块的配置， 复位模块控制发送模块的复位控制， 协助发送模块将输入的并行数据流成功地通过编码和串行化后变成高速率的串行数据流输出.

3 仿真结果分析

根据文献[2-4]可知， 现有的数字上变频实现方案主要有中频数字化结构、 直接数字上变频结构和基于带通Delta-Signa调制器的直接数字上变频结构. 其中， 基带信号经过中频数字化结构不满足软件无线电的全数字化需求； 直接数字上变频结构易受到噪声影响， 难以实现系统的高性能； 另外， 对于基于带通Delta-Sigma调制器的直接数字上变频结构， 难以在硬件上实现大的输出数据率. 本研究提出的数字上变频方案能够有效提高数字上变频电路性能. 以下为利用Simulink仿真工具， 对该方案进行仿真的结果.

采用数据率为7.56 MHz、 带宽为1.89 MHz的16QAM信号作为数字上变频系统的信号源输入. 将I、 Q两路信号分别通过内插滤波模块和Delta-Sigma调制器模块， 实现12倍内插和滤波处理， 生成数据率为90.72 MHz的单bit信号， 将该信号通过字生成模块进行10倍复制， 产生40位的并行数据， 完成上变频到907.2 MHz的功能， 并通过高速串行发送模块， 以4×907.2 MHz=3.628 8 GHz的速率发送出去， 如图4. 其中： FIR滤波器的截止频率为1.89 MHz， 滚降因子α=0.05， 内插倍数为4； CIC滤波器的阶数为5阶， 内插倍数为3； Delta-Sigma调制器的过采样率为24， 阶数为2， 量化器位数为1， 其参数设置和结构如图5所示， 仿真速度为90.72 MHz， 仿真时间为0.01 s.

在FIR成型滤波器、 CIC内插滤波器、 Delta-Sigma调制器和高速串行发送器的输出端分别放置频谱仪测试输出频谱， 其结果如图6所示. 由图6可知， 16QAM信号通过成型滤波器、 内插滤波器和Delta-Sigma调制器后， 信号输出频谱的阻带衰减达到了35 dB左右， 带宽与输入信号带宽相同， 为1.89 MHz， 且通过字生成模块和高速串行发送模块后上变频到907.2 MHz， 实现数字上变频的功能.

4 硬件测试结果与分析

根据图1的数字上变频基本结构和图6的Simulink仿真模型， 利用Quartus II提供的Transceiver IP核设计高速串行发送器， 编写IP核驱动程序， 设置高速串行发送器的输入时钟为90.72 MHz， 输入并行数据位宽为40 bit， 数据采样率为3.628 8 GHz， 复位时钟为50 MHz， 其它参数保持默认值即可； 同时利用VHDLVerilog HDL语言分别实现其余各个模块的功能， 并在顶层文件中级联编译， 然后将工程下载到型号为Arria V 5AGXFB3H4F35C4的FPGA硬件开发板， 利用混频域示波器测试数字上变频输出信号， 其信号频谱如图7所示.

由图7中的(a)图和(b)图可知， 该数字上变频系统实现了将16QAM基带信号上变频到较高射频(907.2 MHz)上， 基带信号没有发送畸变， 带宽仍为1.89 MHz， 同时基带信号的阻带衰减达到32 dB左右. 由图7(c)可知， 通过在Transceiver中设置合适的模拟参数， 可进一步提高系统输出信号的阻带衰减， 达到35 dB， 与图6中Delta-Sigma调制器的输出频谱仿真结果一致， 验证了设计的正确性.

5 结语

提出的数字上变频系统能够实现将16QAM基带信号上变频到所需的射频频率上. 通过修改上变频模块的模拟参数可以改变输出射频频率的大小， 具有广泛的通用性. 另外， 通过调整高速串行发送模块的参数， 可以增大输出信号的阻带衰减， 提高信号的信噪比， 增强信号的有效性， 使其更加适合于软件无线电的应用.

[1] 栗欣， 许希斌． 软件无线电原理与应用[M]． 北京： 人民邮电出版社， 2010．

[2] 崔文． 基于FPGA的数字上下变频器的研究与实现[D]． 西安： 西安电子科技大学， 2006．

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[4] SABATER J， GNMEZ J M， LOPEZ M． Towards an IEEE 802.15.4 SDR transceiver[C]// 17thIEEE International Conference of Electronics, Circuits and System． Athens： IEEE， 2010： 323-326．

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[6] 傅丹， 王超， 徐一丹， 等． 一种直线匹配的新方法[J]． 国防科技大学学报， 2008， 30(1)： 115-120．

[7] Altera． Arria V GZ Avalon-MM interface for PCIe solutions[EB/OL]． 2014: 1-16 (2014-11-30) [2015-03-21]． http://www.altera.com.cn/en_US/pdfs/literature/ug/ug_a5gz_pcie_avmm.pdf．

[8] Altera． Xcvr_user_guide[EB/OL]． 2011: 355-379 (2011-11-30) [2015-03-21]． http://www.altera.com.cn/zh_CN/pdfs/literature/ug/_11_1/xcvr_user_guide.pdf．

[9] Altera． Understand the pre-emphasis and linear equalization features in stratix IV GX devices[EB/OL]． 2010: 11-15 (2010-11-30) [2015-03-21]． http://www.altera.com.cn/zh_CN/pdfs/literature/an/an602.pdf．

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[11] Altera． Debugging transceiver links[EB/OL]． 2013: 1-40 (2013-11-04)[2015-03-21]． http://www.altera.com.cn/zh_CN/pdfs/literature/hb/qts/qts_qii53029.pdf．

(责任编辑： 沈芸)

Digital up-converter circuit for all-digital transmitter

YE Haihong, SU Kaixiong, WU Linhuang, WENG Yilong

(College of Physics and Information Engineering, Fuzhou University, Fuzhou, Fujian 350116, China)

By means of analysing the digital up-converter system working principle and the effect of principal parameters on the output of signal to noise ratio, and reasonable designing differential voltage, pre-emphasis circuit and high-speed serial transmitter etc, improving the performance of digital up-converter circuit effectively. The actual simulation and hardware test show that, the digital up-converter designed in this paper achieves the function, that is, up-convert the base band signal to the frequency of 907.2 MHz, with stop-band attenuation to 35 dB, also, increase effectiveness and accuracy of the signal of transmitter, which can meet the application requirement of all-digital transmitter.

all-digital transmitter; digital up-converter; Delta-Sigma modulator; high-speed serial transmitter

10.7631/issn.1000-2243.2016.05.0649

1000-2243(2016)05-0649-07

2015-09-04

苏凯雄( 1959-)， 教授， 主要从事多媒体通信与视频编码研究， skx@fzu.edu.cn

福建省产学重大项目(2015H6014)； 福建省发改委科技创新基金资助项目(闽发改投资[2014]168号)； 福建省发改委2014年产业技术联合创新专项资助； 福州市科技项目计划资助(市校合作， 编号： 2015-G-61)

TN911

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