高速A/D转换系统的设计与实现

王利平，桑会平

(中国电子科技集团公司第五十四研究所，河北 石家庄 050081)

高速A/D转换系统的设计与实现

王利平，桑会平

(中国电子科技集团公司第五十四研究所，河北 石家庄 050081)

软件无线电技术在无线通信系统的发展中具有重要的历史地位，其使得无线电通信系统具有很好的通用性和灵活性。高速模数转换(ADC)芯片是模拟信号与数字信号转换的桥梁，ADC在软件无线电系统中占据着重要地位，实现软件无线电的关键之一是解决模数转换问题。EV10AQ190A是E2V公司推出的新型、高速和高性能ADC。基于软线无线电思想，利用高速ADC与FPGA构建的硬件平台，实现了具有广阔应用前景的高速A/D转换系统，给出了软硬件设计原理及程序运行结果。实测结果表明，系统指标达到设计要求，灵活、可靠，具有一定的通用性。

软件无线电；EV10AQ190A；模数转换；高速ADC

0 引言

1992年，Joe Mitola在美国远程通信系统会议上首次正式提出了软件无线电的概念[1]，其核心思想是基于数字信号处理芯片，将高速宽带A/D以及D/A转换器尽可能地靠近天线，采用可编程、高性能的器件(如FPGA、DSP)代替专用的数字电路，尽可能地利用软件来定义、实现无线通信系统的各项功能。如此，无线通信系统将具有很好的通用性、灵活性，系统的升级与互联也将异常方便。软件无线电被誉为无线通信领域的第3次突破[2]。由于受硬件发展水平的限制，软件无线电技术的发展与应用存在2大瓶颈[3]：① A/D转换器的速率和性能；② 可编程逻辑器件的处理速度。鉴于以上难点，本文利用E2V公司具有5GHz的EV10AQ190A高速ADC和具有高速数据接口及高速处理能力的Xilinx公司的K7系列FPGA实现了一高速模数转换系统，利用延时调整[4]、串并转换、并行处理和训练数据对齐[5]等技术解决了高速ADC与FPGA之间的高速数据传输问题[6]。

1 系统平台设计

系统平台主要由FPGA、ADC、时钟芯片以及晶体振荡器等组成，如图1所示。

FPGA选用XILINX公司的K7系列：XC7K480T-2FFG1156I，该芯片具有专用的LVDS差分逻辑接收通道，并且单边沿LVDS接收速率可达到710MHz。ADC芯片选用E2V公司的EV10AQ190A，该芯片-3 dB输入带宽可达3.2 GHz，并可配置为4通道1.25 Gsps采样，2通道2.5 Gsps采样和1通道5 Gsps采样，单通道功耗为1.4W。时钟芯片选用的是HMC830LP6GE，其射频带宽为25MHz～3GHz，相位噪声为-110dBc/Hz。ADC的时钟输入、数据输出，时钟芯片的时钟输出以及FPGA的数据输入均为LVDS逻辑标准，所以ADC与时钟芯片，ADC与FPGA可实现无缝连接。

图1 硬件框图

1.1 VCO外围电路设计

HMC830LP6GE是业界非常优秀的频率源器件，领导级的相噪和杂散指标为高性能的收发信机以及时钟链路提供更优秀的选择，为了能够把其频综用好、性能优化好，在进行电路设计时必须注意以下几点。

1.1.1 参考时钟阻抗设计

VCO的参考时钟输入pin 15需要有100Ω的电阻接地，这样可以与芯片内部的100Ω电阻并联，从而使参考输入的阻抗为50Ω，这样就可以与VCO输出50Ω阻抗匹配，减小了反射，提高了PLLVCO工作的稳定性。

1.1.2 RF输出的谐波抑制处理

VCO的RF输出必须要进行谐波抑制处理，最简单的方法就是用滤波器滤掉谐波成分，基于微带线的滤波器可以过滤大概30dB左右，LC滤波器可以过滤20～30dB左右，2个混合可以有50～60dB左右的抑制效果，价格低廉，比较理想。简单的LC滤波器电路实现如图2所示。

图2 LC滤波器

1.1.3 PCB Layout注意事项

为了保证VCO能够稳定可靠工作，首先，PLL、VCO和Reference的电源最好分开，建议使用隔离度很好的线性电源模块HMC860LP3供电；其次，引脚CP输出为高频的电流脉冲，容易受到外界的干扰。因此，最好环路的第一个电容应该靠近CP引脚，引脚CP到引脚Vtune的距离尽可能近；最后，芯片下面的接地大焊盘推荐设计为25个过孔，实际散热效果比16个过孔的温升要低10 ℃。

1.2 ADC外围电路设计

外围电路的良好设计是该款ADC稳定可靠工作的必要条件，主要包括电源滤波设计、时钟输入设计和数据输入输出设计等。

1.2.1 电源滤波设计

EV10AQ190A共有3种电源：VCC(3.3V)、VCCD(1.8V)和VCCO(1.8V)，所有的供电都应该在电源供电处尽可能近的地方通过220pF和33nF的电容并联到地进行去耦滤波，为了保证滤波效果，各个电容的数量至少要满足如表1所示的要求。

表1 滤波电容数量要求

1.2.2 数据输入输出设计

高速ADC的设计需要使用阻抗匹配来消除信号反射，保证信号的完整性。

ADC的输入可以有2种模式，分别是交流耦合模式和直流耦合模式，其中直流耦合要求输入数据的共模电压为1.6V。本文采用的是交流耦合。

ADC的输出阻抗为100Ω，在本设计中，高速ADC的采样输出信号被接入XILINX公司的XC7K480T-2FFG1156I中，由于此芯片可以在片内进行特性阻抗匹配，所以不需要额外的外接电阻。

1.2.3 时钟输入设计

时钟输入可以为单端模式或差分模式，但必须为交流耦合输入。如果采用单端模式。管脚CLKN需要通过50Ω的连接至地。为了充分保证ADC稳定性，本文采用的差分模式。

1.3 高速PCB设计

由于ADC的采样率高达5GHz，所以该系统的PCB设计至关重要[7]。首先，VCO为ADC提供的高频差分采样时钟信号必须严格等长，且应尽量与板上其他时钟信号及潜在干扰信号保持安全距离；其次，ADC的输出为44对高速差分信号，差分对之间的长度误差应控制在5mil之内，并保证每一差分布线层均有完整的参考地平面且临近信号线的间距要满足3W原则[8]；最后，为给各个芯片提供稳定均匀的供电，各个电源模块应做好滤波与接地工作。另外，高速芯片的电源滤波电容应尽可能靠近电源引脚，可以大幅降低系统噪声。信号完整性设计与电源完整性设计是高速电路设计的关键[9-10]。

2 FPGA软件设计

FPGA软件设计主要包括3部分：VCO控制设计、ADC控制设计以及ADC采样设计。

2.1 VCO控制设计

FPGA通过SPI接口(csn、sdio、sclk和sdo)对VCO进行参数控制，其中，csn：片选信号；sdio：串行输入数据线；sclk：串行配置时钟，最高为50MHz；sdo：串行输出数据线。配置写时序如图3所示，/WR为读写控制位，低电平为写信号，a5～a0为6位配置地址，d23～d0为24位配置数据。

图3 VCO配置写时序

根据本系统对采样时钟的设计需求以及VCO寄存器配置顺序，HMC830LP6GE的上电寄存器初始化顺序及内容如表2所示，在参考时钟为40MHz的条件下，依据表2，利用FPGA编程，对VCO进行寄存器进行写操作配置，稳定后，VCO输出2.0GHz的差分采样时钟。

表2 VCO寄存器配置

2.2 ADC控制设计

与VCO控制类似，FPGA亦通过SPI接口(csn、sdio、sclk和sdo)对ADC进行参数控制，其中csn：片选信号；sdio：串行输入数据线；sclk：串行配置时钟，最高为20MHz；sdo：串行输出数据线。配置写时序如图4所示。WR为读写控制位，高电平表示写信号，a6～a0为6位配置地址，d15～d0为16位配置数据。根据设计要求，利用FPGA编程，将地址为0x01的寄存器数据配置为0x10B，配置完成后，ADC将工作于单通道(通道D)采样模式下。

图4 ADC配置时序

2.3 ADC采样设计

对于高速采样系统，ADC采样设计是关键也是难点。FPGA与ADC采用源同步方式接口[11-12]，时钟和数据传输路径的延时如图5所示，受工艺(P)、电压(V)和温度(T)等因素的影响，时钟与数据的相对延时在一定范围内变化。所以，时钟数据存在不确定性窗口。对于-2级的芯片，不确定窗口约为1ns，当数据速率大于1GHz左右时，时间不确定窗口大于数据周期，需要动态调整相对延时，动态调整的复杂性高，可靠性较低。

图5 时钟数据传输延时示意

在配置为单通道采样时，EV10AQ190A自身具备1∶4的串并转换功能，但在高速采样下，串并转换后的速率仍然较高，为满足FPGA的处理能力，本文将ADC的采样数据再次进行1∶4的串并转换，ADC与FPGA的数据、时钟接口如图6所示。首先，通过调整每路采样时钟和采样数据的相对延时，将不确定窗口放在数据中间，以保证时钟的最佳采样；其次，以D路采样为参考，调整A、B和C三路与其时钟、数据对准；最后，经PLL得到全局时钟，其将作为16路并行采样数据的处理时钟。

图6 ADC与FPGA接口

3 系统测试及分析

ADC的模拟输入端输入1GHz的正弦模拟信号，ADC的采样时钟为4GHz，ADC配置为1∶4输出模式。按照图6所示的FPGA与ADC接口方式，在ISE中用在线示波器即ChipScope捕获16路并行数据，如图7所示，其中并行采样时钟为250MHz。

图7 ADC并行16路采样数据

将图7中的数据导出，并在Matlab中进行并串转换，得到采样率为4GHz原始模拟信号采样波形，取其中50点，如图8所示，信号频谱如图9所示。

图8 16∶1并串转换波形 图9 采样信号频谱

从图8和图9可以看出，在采样率为4GHz下，ADC采样数据很好地再现了1GHz模拟输入信号，采样信号平滑，没有毛刺，验证了本系统方案的可行性、正确性。

4 结束语

本文基于软件无线电的思想，利用FPGA、高速ADC以及VCO实现了高速A/D转换系统，相比较于传统低速A/D转换系统，本文的难点在于：高速ADC与FPGA之间的高速数据传输设计、并行处理技术、低抖动，低相噪的高速ADC采样时钟设计[13]以及高速电路的信号完整性设计。通过实际测试验证了本系统方案在高速采样下的可行性、稳健性，满足设计要求，并已经应用于实际工程。本系统在雷达、数据采集以及全数字化超宽带通信系统等领域具有广阔的应用前景。

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王利平 男，(1983—)，工程师。主要研究方向：高速调制解调技术。

桑会平 男，(1973—)，高级工程师。主要研究方向：数字通信技术。

The Design and Implementation of High Speed A/D Conversion System

WANG Li-ping，SANG Hui-ping

(The54thResearchInstituteofCETC,ShijiazhuangHebei050081,China)

Software defined radio (SDR) is praised as a revolution in the development of wireless communication which can make wireless communication systemhave good commonality and flexibility.The ADC chip is the conversion bridge between the analog signals and digital signals.Thehigh speed ADC plays an important role in the wireless communication system of SDR,one of the key problems to realize SDR is to solve A/D conversion problem.EV10AQ190A is a new type,high speed andhigh performance ADC device introduced by E2V Company.Based on the idea of SDR,ahigh speed A/D conversion system based on thehardware platform usinghigh speed ADC and FPGA is implemented,whichhas a broad application prospects,the principle ofhardware and software and some results of program are introduced.The practice proves that the system parameters meet the design requirements.The system is reliable and flexible,andhas certain universality.

software defined radio；EV10AQ190A；A/D conversion；high speed ADC

10.3969/j.issn.1003-3106.2016.11.20

王利平,桑会平.高速A/D转换系统的设计与实现[J].无线电工程,2016,46(11):79-82.

2016-08-12

国家高技术研究发展计划(“863”计划)基金资助项目(2013AA122105)。

TN911

A

1003-3106(2016)11-0079-04