基于FPGA的Costas环设计

李伟，黄勇

（1中国电子科技集团公司第二十研究所，西安 710068； 2中国兵器工业203所，西安 710068）

0 引言

差分相移键控（DPSK）调制的目的是利用前后相邻码元载波相位的变化来表示数字信息。一般规定：传送‘1’时，该码元的载波相位相对于前一码元变化180°；而传送‘0’时，该码元的载波相位相对于前一码元无变化[1]。

对于DPSK信号的解调，若接收端采用相干解调（同步解调）方式，就需要本地载波和接收信号载波完全同步。这不仅要求接收端本地载波信号与发送端本地载波信号同频同相，而且要求发送端已调信号的载波，通过信道传输后到达解调器输入端时，载波的频率与相位同本地载波的频率与相位完全一致[2]。

本文利用FPGA设计了Costas环作为载波提取电路，在接收端对载波实现频率与相位同步的提取。这种方法的优点是精度高、性能好、稳定性高，可直接实现信号解调。

1 Costas环原理

Costas环法又称同相正交环法，其原理框图如图1所示。在结构上，主要由乘法器、低通滤波器（LPF）、鉴相器（PD）、环路滤波器（LF）和数字频率合成器（DDS）组成。数字频率合成器提供两路互为正交的载波，这两路载波分别与输入信号相乘，经过低通滤波滤掉其中的倍频分量。两路滤波器的输出经过鉴相器输出误差分量，该误差分量经过环路滤波器后，输出仅与相位差有关的控制信号，从而准确的对数字频率合成器进行调整，经过一段时间的迭代，最终得到稳定的载波信号。具体的推导过程如下[2][3]。

图1 Costas环原理框图

在图1中，输入的调制信号可以表示为：

DDS输出的两路正交信号分别表示为：

S(t)被送入两路乘法器，分别与v1和v2相乘，得到信号v3和v4：

v3和v4两路信号通过低通滤波器后，2ωc信号分量被滤除，得到信号v5和v6：

v5和v6被送入鉴相器，相乘后得到相位误差信号v7：

一般情况下，输入调制信号的载波和DDS输出信号之间的相位差比较小，即θ通常是一个很小的值，此时，式（8）可以改写成：

相位误差信号v7通过环路滤波器，输出一个控制DDS输出信号频率的控制字，通过实时调整该频率控制字，使相位误差θ尽可能小，此时，DDS的输出v1就是需要提取的载波同步信号。

2 Costas环的设计与实现

在实际设计中，FPGA选用Xilinx公司的电路与集成开发环境，编程语言是VHDL。

输入的DPSK调制信号载波频率为800kHz，码元速率为15625bps，ADC采样位数16位，采样频率10MHz。

2.1 乘法器设计

在本设计中，乘法器直接调用Xilinx公司提供的IP核，采用并行乘法器结构，输入数据类型为有符号数，位宽16bits，输出数据位宽为32bits。

2.2 低通滤波器（LPF）设计

在本设计中，同样直接调用Xilinx公司提供的FIR滤波器IP核。首先，利用Matlab软件中的工具进行滤波器设计，分别设置FIR低通滤波器的阶数、采样率和截止频率。

然后将Matlab生成的滤波器系数转换成二进制形式，并保存成可以导入FIR IP核中的.coe格式，将系数导入FIR IP核，设定采样频率为10MHz，工作时钟为100MHz，输入数据位数32bits，输出数据位数16bits。

2.3 鉴相器设计

鉴相器实际上也是一个乘法器模块，和2.1节中的乘法器设计相似。

2.4 环路滤波器（LF）设计

数字环路滤波器在Costas环中对输入噪声起抑制作用，并且对环路的校正速度还可以起到调节作用，Costas环的性能主要由环路滤波器决定，在实际设计中，采用二阶数字环路滤波器，其原理框图如图2所示[4]。

图2 二阶环路滤波器结构

其中，Z-1表示延迟一个时钟周期，C1和C2为环路滤波器参数，近似的计算公式为：

式中：ε为环路阻尼系数，ωn为环路自然角频率，T为DDS的相位校正周期（量纲为s），K0为DDS的控制灵敏度，Kd为鉴相器的总增益。

下面分别就各个参数的取值进行分析和计算。

（1）ε一般取常数0.707；

（2）ωn的计算

环路自然角频率ωn的计算公式为：

式中，BL为环路噪声等效带宽，为了减少由噪声引起的相位抖动，选取，其中，R为信息数

b据速率，在本设计中，BL=0.1×Rb=0.1×15625=1562.5Hz，带入式（12）中，则ωn=2946.427 rad/s。

（3）T的计算

在前面DDS设计中，系统工作时钟选为10MHz，因此，T为0.0000001s。

（4）K0的计算

DDS的控制灵敏度K0的计算公式为：

式中，fs为采样频率，N为DDS频率控制字位数。在本设计中，fs取10MHz，T为0.0000001s，N为24位，带入公式可以得到：K0=3.74507×10-7。

（5）Kd的计算

环路鉴相器增益Kd可由以下公式计算：

式中，Km1和Km2分别为同相和正交之路乘法器系数，Klpf1和Klpf2分别为两个低通滤波器系数，Klf为鉴相器系数。将相应参数带入式（14）中，可以得到Kd为 213。

（6）C1和C2的计算

将（1）至（6）的参数带入式（10）和式（11），分别求得环路滤波器参数C1为0.1358，C2为2.83× 1 0-5。

2.5 DDS设计

在本次设计中，直接调用IP核．设置DDS的实现架构为相位产生器和正余弦查找表．系统工作时钟为10MHz，频率控制字位数24bit，输出波形位数16bits。

3 仿真结果

当输入的调制信号频率为820kHz，本地载波初始频率为800kHz时，本次设计的Costas环跟踪结果见图3所示；当输入的调制信号频率为780kHz，本地载波初始频率为800kHz时，本次设计的Costas环跟踪结果见图4所示。

4 结束语

本文设计的全数字Costas环能准确对接收信号进行跟踪和同步，当接收信号频率和本地载波的初始频率相差±20kHz时，跟踪时间小于300us，满足系统指标要求。

仿真时发现，C1和C2越小，跟踪时间越长，抗噪声性能越好，C1和C2增大时可减少捕获时间，但滤波性能会下降。在实际设计中，要对根据理论计算的值进行微调，使同步性能满足系统的需要。

图3 调制信号频率820kHz，本地载波初始频率800kHz时，同步性能的仿真结果

图4 调制信号频率780kHz，本地载波初始频率800kHz时，同步性能的仿真结果

[1]周其焕， 魏雄志，崔红跃.微波着陆系统[M].北京：国防工业出版社,1992.

[2]樊昌信,徐炳祥,吴成柯.通信原理[M].北京：国防工业出版社,2001.

[3]张厥盛,郑继禹,万心平.锁相技术[M].西安：西安电子科技大学出版社,2002.

[4]张欣.扩频通信数字基带信号处理算法及其VLSI实现[M].北京:科学出版社,2004.