微波传输线信号完整性分析与仿真

陈鹏

摘要：随着对高速数字电路不断地深入研发，信号完整性越来越受到人们的关注，现已成为设计中必不可少的组成部分。尤其在PCB设计阶段，大多数的约束都是建立在信号完整性分析的基础之上。深入理解信号完整性方面的知识，有助于建立更为符合实际的约束的制定，同时也是进行信号完整性分析的必要条件。本文就微波传输线信号完整性分析与仿真进行探讨。

关键词：微波传输线；信号完整性；仿真

引言

如今，高速系统的设计必须充分考虑到互连延迟引起的时序以及串扰、传输线效应等信号完整性问题。元器件在CPB上的布局、元器件和CPB的参数、高速信号的布线等因素，都会引起信号完整性问题，进而导致系统工作不稳定，甚至无法工作。所以，信号完整性问题越来越重要，已经引起电子工程师的高度重视。本文将探讨信号完整性的基本概念以及如何基于IBIS模型对高速数据采集系统进行信号完整性仿真并利用仿真结果修改完善系统设计的问题。

一、基于IBIS模型的信号完整性分析

信号完整性是指在信号线上的信号质量。信号完整性故障会引起任意信号波形的跳变，导致把输人的畸变数据送人锁存，或在畸变的时钟跳变沿上造成在错误的时间捕获数据。信号完整性分析的目的就是保证高速数据传输的可靠性。

1.1影晌信号完整性的主要因素

影响信号完整性的主要因素有信号时延、反射与振铃、串扰、电磁兼容性或者电磁干扰（EMC/EMI）和电源/地噪声（地弹、Delta—I噪声或者同步開关噪声（SSN）等等。传输时延与信号线的长度、信号传输速度的关系如下

式中C为真空中的光速； reff为有效相对的介电常数； 称为信号线的长度。

反射就是在传输线上的回波。输人输出阻抗不匹配会引起反射，当信号在源端与负载端之间多次反射，在稳态信号上下产生的电压过冲和下冲现象，就是振铃。串扰是指走线、导线、电缆束、元件以及任意其它易受电磁场干扰的电子元器件之间的不希望有的电磁祸合。地弹指在电路中有大的电流涌动时，会引起地平面反弹噪声。EMI表现为当数字系统加电运作时，会对周围环境辐射电磁波，从而干扰周围环境中的电子设备的正常工作，产生原因是电路工作频率太高以及布局布线不合理。

1.2IBIS仿真模型及获取验证

IBIS（Input/OutputBufferInformationSpecification）输外了输出缓冲器信息规范是一种基于V/I曲线的对I/O缓冲器快速准确建模的方法，他提供了一种标准的文件格式来记录如驱动器愉出阻抗、上升/下降时间及输出负载等参数，非常适合做振铃（ringing）和串扰（crosstalk）等高频效应的计算与仿真。在进行信号仿真分析之前，必须将设计中所使用到的器件的IBIS模型准备好。一般来说，器件生产厂家和专业EDA厂家提供的IBIS模型可信度较高，但获取的模型必须要进行修改才能使用。

1.3选择Cadence软件模拟仿真

Cadence公司是全球最大的EDA供应商，在CPB设计行业属于顶级水平，他提供了从芯片设计到封装设计再到板级设计的一体化设计平台。他的主要思想是用好的仿真分析设计来预防问题的发生，尽量在CPB制作前尽量解决可能发生的问题，并将原理图设计、CPB布局布线和高速仿真分析集成于一体，可以解决在设计中存在于各个环节的与电气性能相关的间题。本设计的原理图设计和CPB设计分别采用的是Cadence公司出品的Capture和Allegro，信号完整性仿真也采用Cadence公司的AllegroPCBSI。

二、高速数据采集板中信号完整性的建模仿真分析

2.1系统构成

在此系统中，选用的主要器件是ATMEL的Dual8—bit1GspsADC和ALTEAR的EP2S60构成基本电路。其工作流程：FPGA产生控制信号使ADC工作，同时FPGA将晶振的输人CLK倍频为300MHz，作为ADC的采样时钟CLKI，同一时钟采样IQ两路数据，ADC采用内部1：2复用将数据频率降至一半，然后输出4路8bit—150MS·s-1的LVDS逻辑的数据和同步时钟CLKO，而FP—GA专用的VLDS差分逻辑接受通道接受数据，再进行降速处理输出。

2.2划分系统中的关键信号与非关键信号

在数字电路中信号数量一般较多，对全部信号进行信号完整性分析是不现实的，也是不必要的。故仿真分析前，应将系统中的信号划分为关键信号或者非关键信号。划分的依据主要是器件驱动沿速率快慢、工作频率的高低、信号线长度等条件。对时延敏感的线网，如时钟信号和读写信号；对曲线要求高的线网，如差分信号，即使速率不高，也应视为关键信号；另外，对于非高速信号，如果因为系统复杂而造成布线拓扑结构不好、走线过长，也应作必要的信号完整性仿真分析。

该系统中的高速器件是ADC和FPGA，由他们构成的高速网络就是ADC的差分输出信号、FPGA的输出信号和时钟信号，对这部分网络做信号完整性分析至关重要。

2.3不同阶段的信号完整性仿真

做仿真之前， 头拐寸各个器件建立并分配IBIS模型， 主要模型可从互联网上下载， 下载的模型需要验证， 模型验证是个相当长的过程， 验证模型无误后再进行下一步仿真。其中对FPGA的输入AD_AI3的仿真比较有代表性， 由于篇幅有限， 这里仅对300MHz 时的AD_AI3 仿真举例分析。

2.3.1布线前信号完整性仿真

在原理图完成之后， 就可以进行布线前信号完整性的仿真， 此阶段的仿真分析主要是根据SI模型对信号完整性问题进行一系列的预分析， 根据仿真结果选择合适的元器件类型、参数和电路拓扑结构， 作为设计电路依据。

2.3.2布线后信号完整性仿真

布线后信号完整性仿真检查， 将允许有计划地打破或改变设计规则。此阶段的仿真考虑了包括串扰在内几乎所有的实际因素。

2.4通过仿真结果对设计进行修改

经过对A D _ A B 的首次仿真， 对比布线前仿真， 从布线后的仿真波形可以清楚看出仍然存在延时过大和过冲的问题。延时过大是传输距离过长等因素引起， 所以反复重新布线， 调整布局；过冲可能是阻抗不匹配， 尝试改变终端电阻的阻值， 再进行反复仿真对比。

最终反复调整布局，重新布线，以减少时延；并且在信号源端和信号线之间串接了一个阻值为3n的电阻，并且调整终端电阻为65n之后，这样使源端的输出阻抗与传输线的特征阻抗相匹配，来改善过冲间题。

在实际的仿真过程中还碰到别的许多问题， 例如严重的振铃， 非单调边沿以及过大的串扰等。通过在驱动端添加不同阻值的串联端接、在负载端添加不同阻值的并联端接、调整端接的位置、修改走线的拓扑结构、调整板层间的介质厚度甚至更换逻辑器件的类型等方法进行反复的修改与仿真验证，最终将信号完整性问题限制在可接受的范围内。

三、结束语

通过使用Cadence软件进行信号完整性的仿真，笔者体会到该软件具有很强的实用性，对于硬件设计人员而言，尤其是对高速PCB的设计来说，该软件是一种十分实用且不可多得的设计工具。对复杂的高速数字系统来说，基于IBIS巧模型的信号完整性仿真分析是设计者的得力助手。特别是对于没有设计经验的初级设计者来讲，仿真分析就显得尤为重要。利用仿真结果来修正设计的不足，及时解决电路板信号完整性间题，将避免重复制版，从而可以达到缩短设计周期，节约设计成本的目的。

参考文献：

[1]朱良乐.高速信号完整性分析[J].山西建筑.2007（36）

[2]郭霞，杨涛，张浩.高速数据采集系统的信号完整性分析[J].电子科技.2008（01）